，处理的处理步骤。RMG扩大了为了功函数调节和可靠性控制的材料选择的范围。进一步的优点是较低的栅电阻并用于提供迀移性改进的工具。
[0083]通过使用金属的导电栅极层110，形成控制栅结构以用于控制沟道部分120的导电率。该金属进一步允许控制栅结构的降低电阻率，其提高了可能控制垂直存储器200的速度。
[0084]电荷存储层218c可以包括半导体和金属层的堆叠。
[0085]这里使用金属还提供了为垂直存储器定制能带图的可能性。依赖于诸如选自金属蒸发、溅射、化学气相沉积(CVD)、原子层沉积(ALD)等的多种方式的选择可以沉积包括多层的该金属。
[0086]电荷阻挡层218a可以包括含有电介质层的氮化物的堆叠，该电介质层夹在含有电介质层的两个氧化物之间，未示出。例如Si3N4层的堆叠可以夹在两个S12层之间。这种堆叠通常称作ONO或氧化物/氮化物/氧化物堆叠。
[0087]金属漏极114和其它材料选择的功能和好处已在上面关于垂直逻辑器件100中描述了，也可以适用于垂直存储器200。为了避免过度重复，可参考上述内容。
[0088]对于垂直三维半导体器件10来说，阈值电压通常被定义为在源极和漏极之间产生导电路径，即为了提供穿过沟道部分120的电流，所需的最小电压差。通过选择由来自上面公开的金属的组的金属形成的或包括所述金属的金属漏极114，获得了有效调节功函数，以使对于在电介质层和沟道部分120中使用的材料获得改进的能带对准。结果减小了阈值电压。因此，获得了提高的垂直三维半导体器件10的功率效率。通过进一步提供导电栅极层110和/或金属源极层102，进一步提高了垂直三维半导体器件的功率效率。
[0089]所属领域的技术人员会认识到，本发明决不限于上述的优选实施例。相反，在所附权利要求的范围内的很多修改和改变都是可能的。
[0090]源极层102可以是半导体材料或包括半导体材料。
[0091]沟道部分120可以包括半导体材料或半导体与电介质材料的混合。[0092 ]沟道部分120的半导体材料可以包括硅。
[0093]而且，沟道部分120可以包括所谓的半导体沟道衬里的附加层，未示出，该半导体沟道衬里包围或部分包围沟道部分120的半导体材料或电介质材料。这样的布置可以称作通心粉型(Macaron1-type)结构。
[0094]导电栅极层110可以包括重掺杂多晶硅。
[0095]垂直沟道结构112可以部分地由电介质层覆盖，使得至少水平的层堆叠106的导电栅极层110与垂直沟道结构112的导电部分电隔离。
[0096]电介质层118、218，电荷阻挡层218a和/或电荷隧穿层218b可以包括诸如A1203、HfAlO或HfO2的高-k电介质层或者高-k与低-k材料的组合。
[0097]电介质层118、218，电荷阻挡层218a和/或电荷隧穿层218b可以包括Si02。
[0098]可以使用垂直逻辑器件100以形成诸如N0R、NAND和反相逻辑门的堆叠的逻辑结构。
[0099]此外，所属领域技术人员在实施所声称的发明中可以理解和实现对所公开的实施例的改变，其中所声称的发明来自于附图的研究、公开以及所附的权利要求。单词“包括”不排除其它元件或步骤，并且不定冠词“一”或“一个”不排除多个。仅仅是在相互不同的从属权利要求中记载的某些措施的事实不表示不能有利地使用这些措施的组合。
【主权项】
1.一种垂直三维半导体器件(10)，包括: 源极层(102)，位于衬底(104)上； 重复序列的水平的层堆叠(106)，位于源极层(102)上，每个序列包括电隔离层(108)和导电栅极层(110)，其中层堆叠(106)的电隔离层(108a)与源极层(102)接触， 垂直沟道结构(112)，延伸穿过水平的层堆叠(106)， 金属漏极(114)，排布在水平的层堆叠(106)和垂直沟道结构(112)之上， 其中排布该源极层(102)以将电荷载流子注入垂直沟道结构(112)中，排布该金属漏极(114)以从垂直沟道结构(112)提取电荷载流子，并且 其中垂直沟道结构(112)的导电率响应于施加至水平的层堆叠的导电栅极层(110)上的电偏压而改变。2.根据权利要求1的器件(10)，其中垂直三维半导体器件(10)是无结器件。3.根据权利要求1或2的器件(10)，其中垂直沟道结构(112)包括高迀移率半导体材料。4.根据前述任一权利要求的器件(10)，其中垂直沟道结构(112)的侧壁表面(116)至少部分地由电介质层(118，218)覆盖。5.根据前述任一权利要求的器件(10)，其中电介质层(118，218)由多个层(218a，218b，218c)形成。6.根据权利要求3-5的任一个的器件(IO )，其中高迀移率半导体材料选自由II1-V族半导体材料、I1-VI族半导体材料、IV-1V族半导体材料和Ge组成的组。7.根据前述任一权利要求的器件(10)，其中金属漏极(114)包括过渡金属和/或贵金属O8.根据前述任一权利要求的器件(10)，其中金属漏极(114)包括选自由Cu、Al、T1、W、N1、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir 和 Ag 组成的组的金属。9.根据前述任一权利要求的器件(10)，其中源极层(102)包括过渡金属和/或贵金属。10.根据前述任一权利要求的器件(10)，其中源极层(102)包括选自由Cu、Al、T1、W、N1、八11、1^了31了3(:、^^、1?1^3、(:0、了3、]\10、？(1、？11?11、11和48组成的组的金属。11.根据前述任一权利要求的器件(10)，其中水平堆叠(106)的栅极层(110)包括过渡金属和/或贵金属。12.根据前述任一权利要求的器件(10)，其中水平堆叠(106)的栅极层(110)包括选自由01、厶1、11、￥、附、厶11、1^了&1了&(:、恥11?1^&、(:0、了&、]\10、？(1、？扒1?11、11和厶8组成的组的金属O13.根据前述任一权利要求的器件(10)，其中堆叠的层(106)的隔离层(108)包括选自由多晶硅、Si0、SiN、Si0N、Al203、AlN、Mg0和碳化物组成的组的材料。14.根据前述任一权利要求的器件(10)，其中该器件(10)是存储器件(200)或逻辑器件(10)015.—种用于制造垂直三维半导体器件的方法，包括: _提供半导体衬底(104)； -在衬底(104)上提供虚源极层(202); -在虚源极层(202)上提供重复序列的水平的层堆叠(106)，每个序列包括电隔离层(108)和虚导电栅极层(240)，其中电隔离层(108a)与虚源极层(202)接触； -提供垂直沟道结构(112)，其穿过水平的层堆叠(106)而延伸； -提供金属漏极(114)，其排布在水平的层堆叠(106)和垂直沟道结构(112)之上； -提供垂直开口(220)，其穿过水平的层堆叠(106)和虚源极层(202)，该垂直开口与垂直沟道结构(I 12)有一定距离； -用源极层(102)取代虚源极层(202)并且 -用导电栅极层(110)取代虚导电栅极层(240)。
【专利摘要】一种无结垂直三维半导体器件。本发明涉及一种垂直三维半导体器件(10)，包括：位于衬底(104)上的源极层(102)；位于源极层(102)上的重复序列的水平的层堆叠(106)，每个序列包括电隔离层(108)和导电栅极层(110)。层堆叠(106)的电隔离层(108a)与源极层(102)接触，垂直沟道结构(112)延伸穿过水平的层堆叠(106)，金属漏极(114)排布在水平的层堆叠(106)和垂直沟道结构(112)之上。排布该源极层(102)以将电荷载流子注入垂直沟道结构(112)中，排布该金属漏极(114)以从垂直沟道结构(112)提取电荷载流子。垂直沟道结构(112)的导电率响应于施加至水平的层堆叠中的导电栅极层(110)上的电偏压而改变。
【IPC分类】H01L29/78, H01L21/336
【公开号】CN105679828
【申请号】CN201511035915
【发明人】陈青林, 雷耶斯 J(G)·利森尼
【申请人】Imec非营利协会
【公开日】2016年6月15日
【申请日】2015年12月4日
【公告号】EP3029736A1, US20160163731