或锑化铟(InSb)，或以上各者的组合。基板210亦可包括绝缘体上硅(SOI)基板。绝缘体上硅基板使用氧植入分离(S MOX)、晶圆接合及/或其他适当的方法制造。
[0062]基板210亦包括绝缘体层。绝缘体层包含任何适当的材料，包括氧化娃、蓝宝石及/或以上两者的组合。绝缘体层可为内埋式氧化物层(BOX)。绝缘体藉由任何适当的工艺，诸如植入(例如snrox)、氧化、沉积及/或其他适当的工艺形成。在一些半导体装置中，绝缘体层为绝缘体上硅基板的元件(一层)。
[0063]基板210亦可包括多个掺杂区域。掺杂区域可掺杂有:P型掺杂剂，诸如硼或BF25N型掺杂剂，诸如磷或砷;或上述两者的组合。掺杂区域可直接在基板210上形成，掺杂区域可为P型井结构、N型井结构、双井结构或使用凸起结构。基板210可进一步包括多个活性区域，诸如为N型金属氧化物半导体晶体管装置配置的区域及为P型金属氧化物半导体晶体管装置配置的区域。
[0064]基板210亦可包含多个隔离特征结构220。隔离特征结构220分离基板210中的多个装置区域。隔离特征结构220包括藉由使用不同处理技术形成的不同结构。例如，隔离特征结构220可包括浅沟道隔离(STI)特征结构。形成浅沟道隔离的步骤可包括在基板210中蚀刻一沟道，及使用绝缘体材料(诸如氧化硅、氮化硅或氧氮化硅)填充此沟道。经填充的沟道可具有诸如热氧化衬层的多层结构，其中氮化硅填充沟道。另外，可执行化学机械研磨(CMP)，以研磨过量绝缘体材料的背侧且平坦化隔离特征结构220的顶表面。
[0065]工作件205亦包括在基板210上方形成的多个鳍特征结构230。鳍特征结构230可包括3丨、3丨66、3丨66311、6&48、11^8、11^、及/或其他适当材料。在一些实施例中，鳍特征结构230藉由任何适当的工艺形成，此工艺包括多种沉积、光微影及/或蚀刻工艺。举例而言，鳍特征结构230是藉由图案化及蚀刻基板210的部分形成的。
[0066]工作件205亦包括位于基板210的上方的多个栅极堆叠240，包括鳍特征结构230的部分上方的包覆材料。在本实施例中，栅极堆叠240是虚设栅极堆叠，栅极堆叠240稍后将由高介电金属栅极(HK/MG)替换。栅极堆叠240可包括介电层、多晶娃层。栅极堆叠240可由任何适当的工艺或一些工艺形成，此(这此)工艺可为诸如沉积、图案化及蚀刻。
[0067]侧壁间隔物245沿栅极堆叠240的侧壁形成。侧壁间隔物245可包括诸如氧化硅的介电材料。替代地，侧壁间隔物245可包括氮化硅、碳化硅、氧氮化硅或以上各者的组合。侧壁间隔物245可藉由此项技术中已知的以下步骤形成:沉积栅极侧壁间隔物层及随后各向异性干式蚀刻栅极侧壁间隔物层。
[0068]工作件205亦包括位于基板210上方、栅极堆叠240(及侧壁间隔物245)旁的源/漏极(源/漏极)特征结构250。在一些实施例中，源/漏极特征结构250为源特征结构，另一源/漏极特征结构250为漏极特征结构。源/漏极特征结构250藉由栅极堆叠240分离。在一实施例中，鳍特征结构230靠近栅极堆叠240的部分内凹，形成源/漏极凹槽255，且随后藉由外延生长工艺在源/漏极凹槽255的上方形成源/漏极特征250，这此工艺包括化学气相沉积(CVD)沉积技术(例如，气相外延法(VPE)及/或超高真空化学气相沉积(UHV-CVD))、分子束外延法及/或其他适当工艺。源/漏极特征250可包括66、31、6&48、砷化铝镓(416&48)、3106、砷磷化镓(6&六8?)、6&513、11^、砷化镓铟(11^48)、11^或其他适当材料。源/漏极凹槽255充满源/漏极特征250后，源/漏极特征250的顶层进一步外延生长水平展开，且开始形成刻面，诸如钻石状的刻面。源/漏极特征250可在外延工艺期间原位掺杂。例如，在一实施例中，源/漏极特征250包括掺杂硼的外延生长SiGe层。在另一实施例中，源/漏极特征250包括掺杂碳的外延生长的外延硅层。在又一实施例中，源/漏极特征250包括掺杂磷的外延生长的外延硅层。在一实施例中，未原位掺杂源/漏极特征250执行植入工艺(亦即，接合植入工艺)以掺杂源/漏极特征250。可执行一或更多个退火工艺以活化掺杂剂。退火工艺包含快速热退火(RTA)及/或激光退火工艺。
[0069]工作件205亦包括沉积在基板210的上方的层间介电材料(ILD)层260，其可位于栅极堆叠240的每一者之间及上方及位于源/漏极特征250的上方。层间介电材料层260可藉由化学气相沉积、原子层沉积(ALD)/旋涂或其他适当技术沉积。层间介电材料层260可包括氧化硅、氮化硅、氮氧化物、具有低于热氧化硅的介电常数的介电材料(因此被称为低k介电材料层)及/或其他适当的介电材料层。层间介电材料层可包括单层或多层。可执行化学机械研磨以研磨层间介电材料层260，曝露栅极堆叠240的顶表面。
[0070]参看图1及图3，方法100进行至步骤104，即移除栅极堆叠240以形成栅极沟道310。蚀刻工艺可包括选择性湿式蚀刻或选择性干式蚀刻，其具有相对于鳍特征结构230、侧壁间隔物245及层间介电材料层260的适当蚀刻选择性。替代地，可藉由一系列工艺(包括光微影图案化及回蚀)移除栅极堆叠240。在本实施例中，在栅极沟道310中曝露鳍特征结构230的一部分，此处待形成栅极通道，且因此将此区域称为通道区域315。
[0071]参看图1及图4，方法100进行至步骤106，即形成图案化的硬式遮罩(HM)510，在基板210的上方界定第一区域520及第二区域530。半导体装置经常需要被制造具有不同阈值电压(Vt)，例如，第一区域520为低功率部分(具有高Vth)，而第二区域530为高速部分(具有低Vth)。对于另一实施例，第一区域520为N型鳍式场效晶体管(NFET)区域，而第二区域530为P型鳍式场效晶体管(PFET)区域。因此，待在第一区域520中形成的第一高介电金属栅极可能需要具有与待在第二区域530中形成的第二高介电金属栅极不同的栅极阈值电压(Vt)。在本实施例中，图案化的硬式遮罩510覆盖第二区域530，包括覆盖第二栅极沟道310B中的第二鳍特征结构230B，且不覆盖第一区域520。图案化的硬式遮罩510可包括氮化硅、碳化硅、氮碳化硅及/或其他适当的材料。应理解，在其他实施例中，第一区域520为P型鳍式场效晶体管(NFET)区域，而第二区域530为N型鳍式场效晶体管(PFET)区域。
[0072]在一些实施例中，首先藉由在第一区域530及第二区域530的两者的上方沉积一硬式遮罩层形成图案化的硬式遮罩510。硬式遮罩层的材料经选择与鳍特征结构230、侧壁间隔物245及层间介电材料层260的材料不同，以达成后续蚀刻期间的蚀刻选择性。硬式遮罩层可藉由化学气相沉积、原子层沉积或其他适当技术沉积。藉由微影术工艺在硬式遮罩层的上方形成图案化的光阻层，且随后经由图案化的光阻层蚀刻此硬式遮罩层。蚀刻工艺有选择地蚀刻硬式遮罩层，而实质上不蚀刻鳍特征结构230、侧壁间隔物245及层间介电材料层260。选择性蚀刻可能包括选择性湿式蚀刻、选择性干式蚀刻及/或以上两者的一组合。
[0073]为使论述清楚，将第一区域520中的栅极沟道310、鳍特征结构230及通道区域315分别称为第一栅极沟道310A、第一鳍特征结构230A及第一通道区域315A;且将第二区域530中的栅极沟道310、鳍特征结构230及通道区域315分别称为第二栅极沟道310B、第二鳍特征结构230B及第二通道区域315B。因为未被经图案化的硬式遮罩510覆盖，第一栅极沟道310A中的第一通道区域315A会裸露出来。
[0074]参看图1及图5，方法100进行至步骤108，即对第一通道区域315A执行高压退火(HPA)工艺。在本实施例中，第一通道区域315A位于与第二通道区域315B不同的环境中。特定言之，第一通道区域315A未由图案化的硬式遮罩510覆盖，而第二通道区域315B由图案化的硬式遮罩510覆盖。第一及第二通道区域315A及315B条件不同的情况下，高压退火工艺引发第一通道区域315A中材料性能的变化，而第二通道区域315B保持不变。第一通道区域315A的材料性能的变化经历自校正性质，此性质将改良工艺控制窗。
[0075]在本实施例中，高压退火工艺在非氧环境中进行，以避免氧化及改变第一鳍特征结构230A的成分，诸如将半导体材料转化为半导体氧化物材料。有时，改变材料成分之后，鳍特征结构的形状及尺寸可能因一鳍特