半导体器件及其制造方法
【专利摘要】本发明涉及半导体器件及其制造方法。形成具有高纵横比的超结结构。使用沟槽填充工艺以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。例如，当已经形成第一外延层时，在该外延层中形成第一沟槽。随后，当已经形成第二外延层时，在该外延层中形成第二沟槽。随后，当已经形成第三外延层时，在第三外延层中形成第三沟槽。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]2015年3月11日提交的日本专利申请号2015-048613的公开的全部内容通过引用并入本文，包括说明书、附图和摘要。
技术领域
[0003]本发明涉及半导体器件以及用于制造半导体器件的技术。例如，本发明涉及有效地应用于包括具有所谓的超结结构的功率晶体管的半导体器件的技术，以及涉及用于制造半导体器件的技术。
【背景技术】
[0004]日本未经审查的专利申请公开号2010-109033描述了关于具有超结结构的功率晶体管的技术。
【发明内容】
[0005]例如，具有超结结构的功率晶体管包括具有包括P型柱区域和η型柱区域的周期性结构的外延层。在这种具有超结结构的功率晶体管的关断状态中，耗尽层还沿着横向方向从P型柱区域与η型柱区域之间的边界区域中形成的ρη结延伸。因此，在具有超结结构的功率晶体管中，即使作为电流路径的η型柱区域(外延层)的杂质浓度高，耗尽层也从两个边界区域朝向被边界区域夹在中间的η型柱区域的内部延伸并且最终连接在一起，因而可以耗尽整个η型柱区域。
[0006]这在关断状态下引起整个η型柱区域(整个外延层)的耗尽，导致充分的耐受电压。换句话说，尽管作为电流路径的η型柱区域的杂质浓度高，还是能使具有超结结构的功率晶体管耗尽整个η型柱区域。因此，能使具有超结结构的功率晶体管在具有高耐受电压的同时降低其导通电阻。
[0007]关于这点，由于P型柱区域和η型柱区域各自的深度越大，则具有超结结构的功率晶体管的耐受电压越高，因此期望外延层的厚度更大以提供充分的耐受电压。另外，随着单元进一步缩小，η型柱区域(外延层)的杂质浓度增大;从而，如期望地缩小单元以降低导通电阻。
[0008]用于形成超结结构的制造技术的示例包括所谓“沟槽填充工艺”的制造技术，其中在外延层中形成沟槽，然后用半导体材料填充沟槽以形成P型柱区域。
[0009]关于沟槽填充工艺，在形成深度大的P型柱区域的情况以及缩小单元的情况中的每一个情况下，沟槽的纵横比大，示出了通过沟槽填充工艺形成P型柱区域的高技术难度。从而，当通过沟槽填充工艺形成超结结构时，必须考虑实现耐受电压的进一步增大或者导通电阻的进一步减小。
[0010]将通过本说明书和附图的描述表明其它问题和新颖特性。
[0011]根据本发明的一个实施例，提供了在交替地设置的第二传导性类型的柱区域与第一传导性类型的柱区域之间的边界区域中的每一个中具有级差(level difference)的半导体器件。
[0012]根据本发明的一个实施例，提供了制造半导体器件的方法，其中在使用沟槽填充工艺的前提下，以多个步骤以部分层的形式分开地形成外延层，并且当每一个部分层已经形成的时候，在该部分层中形成沟槽并且用半导体材料填充该沟槽。
[0013]根据相应实施例，可以形成具有高纵横比的超结结构。
【附图说明】
[0014]图1是具有功率MOSFET的半导体芯片的平面配置的示意性例示。
[0015]图2例示了沿着图1中的线A-A切割的截面中的典型的超结结构。
[0016]图3是例示第一实施例的超结结构的截面图。
[0017]图4是例示图3中所例示的第一实施例的超结结构上设置的元件部分的配置的截面图。
[0018]图5是例示第一实施例的半导体器件的制造过程的截面图。
[0019]图6是例示图5之后的半导体器件的制造过程的截面图。
[0020]图7是例示图6之后的半导体器件的制造过程的截面图。
[0021 ]图8是例示图7之后的半导体器件的制造过程的截面图。
[0022]图9是例示图8之后的半导体器件的制造过程的截面图。
[0023]图10是例示图9之后的半导体器件的制造过程的截面图。
[0024]图11是例示图10之后的半导体器件的制造过程的截面图。
[0025]图12是例示图11之后的半导体器件的制造过程的截面图。
[0026]图13是例示图12之后的半导体器件的制造过程的截面图。
[0027]图14是例示图13之后的半导体器件的制造过程的截面图。
[0028]图15是例示图14之后的半导体器件的制造过程的截面图。
[0029]图16是例示图15之后的半导体器件的制造过程的截面图。
[0030]图17是例示图16之后的半导体器件的制造过程的截面图。
[0031 ]图18是例示图17之后的半导体器件的制造过程的截面图。
[0032]图19是例示图18之后的半导体器件的制造过程的截面图。
[0033]图20是例示图19之后的半导体器件的制造过程的截面图。
[0034]图21是例示变型的超结结构的截面图。
[0035]图22是例示第二实施例的超结结构的截面图。
[0036]图23是例示第三实施例的超结结构的截面图。
[0037]图24A是超结结构的示意性例示，其中外围区域中设置的多个P型柱区域的相应底部位置与单元区域中设置的多个P型柱区域的底部位置平等。
[0038]图24B是第三实施例的超结结构的示意性例示。
[0039]图25是例示第四实施例的超结结构的截面图。
[0040]图26A例示了具有相同杂质浓度的多个外延层的仿真结果。
[0041]图26B和图26C各自例示了具有不同杂质浓度的多个外延层的仿真结果。
[0042]图27是例示变型的超结结构的截面图。
【具体实施方式】
[0043]尽管如果必要的话为了方便起见可以将下列实施例中的每一个分为多个部分或者实施例来说明，但是除特别限定的情况外，它们彼此并非不相关，而是处于一个是另一个的部分或者全部的变型、细节、补充解释等等的关系中。
[0044]在下列实施例中的每一个中，当提到元件的数量等等(包括数量、数值、量和范围)时，除特别限定的情况以及所述数量在原理上很明确地限于规定数量的情况以外，所述数量不限于规定数量。换句话说，所述数量可以不少于或者不多于规定数量。
[0045]在下列实施例中的每一个中，应当理解，除特别限定的情况以及构成元件在原理上可能不可缺少的情况以外，实施例的构成元件(包括元件步骤等等)并不一定是不可缺少的。
[0046]类似地，在下列实施例中的每一个中，当对配置(诸如构成元件的形状和位置关系)进行描述时，应当包括与那些配置中的一个基本上密切相关或者类似的任何配置，除特别限定的情况以及在原理上可以不包括该配置的情况以外。这一点对于数值和范围也都同样适用。
[0047]在用于解释下列实施例的所有附图中，相同的附图标记指示的是相同的部件，并且省略重复的描述。为了更好的可视性，平面图也可以有影线。
[0048]第一实施例
[0049]典型的超结结构
[0050]以功率金属氧化物半导体场效应晶体管(MOSFET)为示例性功率半导体元件来描述第一实施例。图1是具有功率MOSFET的半导体芯片CHPl的平面配置的示意性例示。如图1所例示的，例如，半导体芯片CHPl具有矩形形状，并且包括单元区域CR和外围区域PER(终端区域)。另外，如图1所例示的，单元区域CR设置在外围区域PER的内部。换句话说，外围区域PER设置在单元区域CR的外部。换种方式说，外围区域PER被设置为包围单元区域CR的外侧。反过来说，单元区域CR设置在由外围区域PER所包围的内部区域中。
[0051 ]例如，单元区域CR具有多个功率MOSFET，各自用作开关元件。例如，外围区域PER具有外围结构，所述外围结构以具有倾斜蚀刻的外围的斜面结构、扩散环结构、场环结构或者场板结构为代表。这种外围结构基本上是基于抑制由电场集中所引起的雪崩击穿现象的设计理念来设置的。如上所述，对于半导体芯片CHPl，功率MOSFET设置在包括中央区域的内部区域中，而作为电场缓和(relaxat1n)结构的外围结构设置在包围内部区域的外部区域中。
[0052]图2例示了沿着图1中的线A-A切割的截面中的典型的超结结构。如图2所例示的，半导体芯片CHP包括单元区域CR和外围区域PER。在图2中，例如，外延层EPI设置在半导体衬底IS上，该半导体衬底IS包括含有η型杂质(诸如磷(P)或者砷(As))的硅。例如，外延层EPI由主要含有掺杂η型杂质(诸如磷(P)或者砷(As))的硅的半导体层构成。半导体衬底IS和外延层EPI构成功率MOSFET的漏极区域。
[0053]多个P型柱区域PCR设置在外延层EPI中，同时彼此隔开。例如，每一个P型柱区域PCR具有柱形，并且由掺杂P型杂质(诸如硼(B))的半导体区域构成。被彼此相邻的P型柱区域夹在中间的外延层EPI的部分区域可以被称为η型柱区域(η型柱区域NCR，参见图4)。换句话说，P型柱区域PCR和η型柱区域交替地设置在半导体衬底IS上的外延层EPI中。该结构称为超结结构。尽管未在图2中示出，但是元件部分设置在具有超结结构的外延层EPI的表面上。
[0054]用于制造超结结构的技术
[0055]现在对用于制造超结结构的技术进行描述。用于制造超结结构的技术的示例包括被称为“多外延工艺”的工艺和称为“沟槽填充工艺”的工艺。
[0056]在多外延工艺中，分为多个步骤以层的形式分开地形成其中设置P型柱区域PCR的外延层EPI，并且通过离子注入工艺将P型杂质引入每一层中。
[0057]在沟槽填充工艺中，形成整个外延层EPI，然后在外延层EPI中形成沟槽，并且用P型半导体材料填充沟槽，从而形成P型柱区域PCR。
[0058]为了改进而进行的研究
[0059]在第一实施例中，沟槽填充工艺被指明为用于制造超结结构的技术，并且考虑通过沟槽填充工艺进一步增大超结结构的耐受电压。具体地，尽管较大深度的沟槽对增大耐受电压有效，但是如果增大沟槽的深度而大致保持其宽度，则由沟槽的深度与宽度的比所定义的沟槽的纵横比增大。这使沟槽的填充性能降级，导致沟槽的形成难度增大。因此，在第一实施例中，当沟槽填充工艺用作用于制造超结结构的技术时，考虑制造纵横比实质上为高的沟槽。现在对做出这种考虑的第一实施例的技术理念进行描述。
[0060]第一实施例的基本理念
[0061]例如，图2例示了具有可生产的纵横比范围中最大的沟槽TR的纵横比的超结结构。在图2所示的配置中，由于纵横比超过可生产范围，因此很难进一步地增大外延层EPI的厚度以及增大沟槽TR的深度以进一步地增大耐受电压。
[0062]因此，在第一实施例中，考虑制造其纵横比实际上高于图2例示的典型的超结结构的纵横比的沟槽。具体地，图3是例示第一实施例的超结结构的截面图。图3所示的第一实施例的基本理念是使用沟槽填充工艺以层的形式分开地形成外延层EPI，并且当每一个层已经形成时，在该层中形成沟槽。具体地，例如如图3所例示的，当已经形成外延层EPIl时，在外延层EPIl中形成沟槽TRl。随后，当已经形成外延层EPI2时，在外延层EPI2中形成沟槽TR2。随后，当已经形成外延层EPI3时，在外延层EPI3中形成沟槽TR3。具体地，在第一实施例中，形成沟槽TRl、TR2和TR3以使得彼此平面地叠加同时连接在一起。
[0063]因此，尽管图3中例示的沟槽TRl至TR3中的每一个的纵横比设定在与图2中例示的沟槽TR的纵横比的可生产范围类似的可生产范围内，但是可以使得作为沟槽TRl至TR3的组合的整个沟槽(TR1+TR2+TR3)的纵横比高于在单个外延层中形成沟槽所允许的纵横比。换句话说，可以使得作为沟槽TRl至TR3的组合的整个沟槽(TR1+TR2+TR3)的纵横比高于图2中例示的沟槽TR的纵横比。这意味着第一实施例允许进一步地增大沟槽的深度，可以进一步地增大超结结构的耐受电压。
[0064]元件部分的配置
[0065]现在对图3中例示的第一实施例的超结结构上设置的元件部分的配置进行描述。图4是例示图3中例示的第一实施例的超结结构上设置的元件部分的配置的截面图。
[0066]首先，对单元区域CR的器件结构进行描述。在图4中，元件部分具有在外延层EPI3的表面与P型柱区域PCR接触的沟道区域CH，而源极区域SR被设置为由沟道区域CH围住。沟道区域CH由掺杂p型杂质(诸如硼(B))的半导体区域构成。源极区域SR由掺杂η型杂质(诸如磷(P)或者砷(As))的半导体区域构成。
[0067]栅极绝缘膜GOX设置在被彼此相邻的沟道区域CH夹在中间的区域上，以及栅极电极GE设置在栅极绝缘膜GOX上。尽管栅极绝缘膜GOX由例如氧化硅膜形成，但是也可以由例如其介电常数高于氧化硅膜的介电常数的高介电膜形成。栅极电极G E由例如多晶硅膜形成。栅极电极GE被设置为与源极区域SR相匹配。由例如氧化硅膜构成的层间绝缘膜IL被设置为覆盖栅极电极GE的顶部和两个侧壁。
[0068]沟槽设置在从彼此相邻的栅极电极GE之间的层间绝缘膜IL露出的区域的表面中，同时穿过源极区域SR到达沟道区域CH。主体接触区域BC设置在沟槽的底部上。主体接触区域BC由掺杂P型杂质(诸如硼(B))的半导体区域构成，并且主体接触区域BC的杂质浓度高于沟道区域CH的杂质浓度。
[0069]阻挡导体膜(包括例如钛-钨膜)以及源极电极(包括例如铝合金膜)SE设置在覆盖栅极电极GE的层间绝缘膜IL上，同时填充在其底部上具有主体接触区域BC的沟槽。因此，源极电极SE通过主体接触区域BC电耦接至源极区域SR和沟道区域CH。
[0070]主体接触区域BC具有提供与源极电极SE进行欧姆接触的功能，并且允许源极区域SR和沟道区域CH以相同电位彼此电耦接。
[0071]从而，可以对以源极区域SR作为发射极区域、沟道区域CH作为基极区域以及外延层EPI3作为集电极区域的寄生npn双极晶体管的导通操作进行抑制。具体地，源极区域SR与沟道区域CH以相同电位进行电耦接意味着寄生npn双极晶体管的发射极区域与基极区域之间没有电位差，导致对寄生npn双极晶体管的导通操作的抑制。
[0072]栅极引线部分GPU(包括多晶硅膜)作为与栅极电极GE相同的层，在靠近与外围区域PER的边界的单元区域CR内，设置在外延层EPI3中的沟道区域CH上，其中所述栅极引线部分GPU和所述沟道区域CH之间具有栅极绝缘膜G0X。层间绝缘膜IL被设置以覆盖栅极引线部分GPU的顶部和两个侧壁，并且部分地具有开口，该开口露出栅极引线部分GPU的顶部的一部分。栅极引线电极GPE设置在层间绝缘膜IL上(包括开口内部)。栅极引线部分GPU电耦接至多个栅极电极GE。施加至栅极引线电极GPE的栅极电压通过栅极引线部分GPU施加至各个栅极电极GE。
[0073]表面保护膜PAS(包括例如氧化硅膜)被设置以部分地覆盖源极电极SE和栅极引线电极GPE。源极电极SE的一部分和栅极引线电极GPE的一部分从表面保护膜PAS露出。按这种方式，将多个功率MOSFET设置在单元区域CR中。
[0074]现在对设置在单元区域CR外部的外围区域PER的结构进行描述。如图4所例示的，如同单元区域CR—样，外围区域PER也被设计为使得多个P型柱区域PCR设置在外延层EPI3中，同时彼此隔开。沟道区域CH设置在外延层EPI3的表面中，同时从单元区域CR延伸，而源极引线区域SPR被设置为被围在沟道区域CH内。多个电极FFP(各个包括多晶硅膜)作为与设置在单元区域CR中的栅极电极GE相同的层设置在外延层EPI3的表面上。
[0075]层间绝缘膜IL设置在外延层EPI3上以覆盖每一个电极FFP的顶部和两个侧壁。开口设置在层间绝缘膜IL中以露出源极引线区域SPR。阻挡导体膜(包括例如钛-钨膜)和源极引线电极(包括例如铝合金膜)SPE设置在填充开口并且覆盖电极FFP的层间绝缘膜IL上。
[0076]外围区域PER还被设计为使得表面保护膜PAS(包括例如氧化硅膜)被设置以部分地覆盖源极引线电极SPE，以及源极引线电极SPE的一部分从表面保护膜PAS露出。以这种方式，外围结构被设置在外围区域PER中。
[0077]制造第一实施例的半导体器件的方法
[0078]现在参考附图对配置如上所述的第一实施例的半导体器件的制造方法进行描述。
[0079]如图5所例示的，例如，设置掺杂η型杂质的半导体衬底(硅衬底)IS，以及使用外延工艺在半导体衬底IS上形成掺杂η型杂质的外延层(硅层)ΕΡΙ1。随后在外延层EPI上形成硬掩模膜(包括例如氧化硅膜)，以及在硬掩模膜上形成抗蚀剂膜。随后，使用光刻技术对抗蚀剂膜进行图案化。随后，通过用图案化的抗蚀剂膜作为掩模进行蚀刻以对硬掩模膜进行图案化。
[0080]随后，如图6所例示的，移除抗蚀剂膜，然后用图案化的硬掩模膜作为掩模在外延层EPII中形成沟槽TRl。随后移除硬掩模膜。
[0081 ]随后，如图7所例示的，例如，在外延层EPIl上(包括沟槽TRl内部)形成掺杂P型杂质的半导体材料(硅)SM1。具体地，使用外延工艺形成掺杂P型杂质的半导体材料SM1。因此，用掺杂P型杂质的半导体材料SMl填充沟槽TRl的内部。随后，如图8所例示的，使用例如化学机械抛光(CMP)工艺移除外延层EPIl表面上设置的不必要的半导体材料SM1。
[0082]随后，如图9所例示的，通过例如外延生长工艺在外延层EPII上(包括填充有半导体材料SMl的每个沟槽TRl的表面)形成掺杂η型杂质的外延层ΕΡΙ2。随后，在外延层ΕΡ2上形成硬掩模膜(包括例如氧化硅膜)，以及在硬掩模膜上形成抗蚀剂膜。随后，使用光刻技术对抗蚀剂膜进行图案化。随后，通过用图案化的抗蚀剂膜作为掩模进行蚀刻以对硬掩模膜进行图案化。
[0083]随后，如图10所例示的，移除抗蚀剂膜，然后用图案化的硬掩模膜作为掩模进行蚀刻以在外延层ΕΡΙ2中形成沟槽TR2。随后移除硬掩模膜。因此，在外延层ΕΡΙ2中形成沟槽TR2，同时该沟槽TR2平面地叠加在沟槽TRl上并且与其连接。考虑到图案化的精确度，使得每个沟槽TR2的底部宽度大于每个沟槽TRl的顶部宽度。因此，如图10所例示的，在沟槽TRl与沟槽TR2之间的边界区域中形成级差DLl。
[0084]随后，如图11所例示的，例如，在外延层ΕΡΙ2上(包括沟槽TR2内部)形成掺杂P型杂质的半导体材料SM2。具体地，使用外延工艺形成掺杂P型杂质的半导体材料SM2。因此，用掺杂P型杂质的半导体材料SM2填充沟槽TR2的内部。随后，如图12所例示的，使用例如CMP工艺移除外延层ΕΡΙ2表面上设置的不必要的半导体材料SM2。
[0085]随后，如图13所例示的，通过例如外延生长工艺在外延层ΕΡΙ2上(包括填充有半导体材料SM2的每个沟槽TR2的表面)形成掺杂η型杂质的外延层ΕΡΙ3。随后，在外延层ΕΡΙ3上形成硬掩模膜(包括例如氧化硅膜)，以及在硬掩模膜上形成抗蚀剂膜。随后，使用光刻技术对抗蚀剂膜进行图案化。随后，通过用图案化的抗蚀剂膜作为掩模进行蚀刻以对硬掩模膜进行图案化。
[0086]随后，如图14所例示的，移除抗蚀剂膜，然后用图案化的硬掩模膜作为掩模进行蚀刻以在外延层ΕΡΙ3中形成沟槽TR3。随后移除硬掩模膜。因此，在外延层ΕΡΙ3中形成沟槽TR3，同时该沟槽TR3平面地叠加在沟槽TR2上并且与其连接。考虑到图案化的精确度，使得沟槽TR3的底部宽度大于沟槽TR2的顶部宽度。因此，如图14所例示的，在沟槽TR2与沟槽TR3之间的边界区域中形成级差DL2。
[0087]随后，如图15所例示的，例如，在外延层EPI3上(包括沟槽TR3内部)形成掺杂p型杂质的半导体材料SM3。具体地，使用外延工艺形成掺杂P型杂质的半导体材料SM3。因此，用掺杂P型杂质的半导体材料SM3填充沟槽TR3的内部。随后，如图16所例示的，使用例如CMP工艺移除外延层EPI3表面上设置的不必要的半导体材料SM3。按这种方式，形成第一实施例的超结结构。具体地，如图16所例示的，可以通过堆叠的外延层EPII至EPI3形成P型柱区域PCR。每个P型柱区域PCR由填充有半导体材料SMl的沟槽TRl、填充有半导体材料SM2的沟槽TR2以及填充有半导体材料SM3的沟槽TR3的组合构成。
[0088]现在对第一实施例的超结结构上设置的元件部分的制造过程进行描述。
[0089]如图17所例示的，使用光刻技术和离子注入工艺跨越单元区域CR和外围区域PER地形成沟道区域CH。沟道区域CH是通过将P型杂质(诸如硼(B))引入到外延层EPI3中形成的P型半导体区域。
[0090]随后，在外延层EPI3的表面上形成栅极绝缘膜GOX，以及在栅极绝缘膜GOX上形成导体膜PF1。栅极绝缘膜GOX由例如氧化硅膜形成，并且可以通过例如热氧化工艺形成。然而，栅极绝缘膜GOX不仅可以由氧化硅膜形成，还可以由其介电常数高于氧化硅膜的介电常数的高介电膜形成，所述高介电膜以例如氧化铪膜为代表。设置在栅极绝缘膜GOX上的导体膜PFl由例如多晶硅膜形成，并且可以使用例如化学气相淀积(CVD)工艺形成。
[0091]随后，如图18所例示的，使用光刻技术和蚀刻技术对导体膜PFl进行图案化。因此，在单元区域CR中形成栅极电极GE和栅极引线部分GPU，以及在外围区域PER中形成多个电极(虚设电极)FFP。在单元区域CR中，栅极引线部分GPU被形成为电耦接至栅极电极GE。
[0092]随后，如图19所例示的，光刻技术和离子注入工艺用于在单元区域CR中形成与栅极电极GE相匹配的源极区域SR，以及在外围区域PER中形成源极引线区域SPR。源极区域SR和源极引线区域SPR各自为通过将η型杂质(诸如磷或者砷)引入到外延层EPI3中形成的η型半导体区域。单元区域CR中的源极区域SR电耦接至设置在外围区域PER中的源极引线区域SPR0
[0093]随后，在外延层ΕΡΙ3上形成层间绝缘膜IL以覆盖栅极电极GE、栅极引线部分GPU和电极FFP。层间绝缘膜IL由例如氧化硅膜形成，并且可以使用例如CVD工艺形成。在单元区域CR中，使用光刻技术和蚀刻技术形成穿过层间绝缘膜IL和源极区域SR且在其底部到达位于彼此相邻的栅极电极GE之间的沟道区域CH的沟槽，并且形成露出栅极引线部分GPU的一部分的开口。在外围区域PER中，在层间绝缘膜IL中形成开口以露出源极引线区域SPR。随后，在单元区域CR中，使用光刻技术和离子注入工艺在沟槽底部上形成主体接触区域BC，该沟槽中的每一个穿过层间绝缘膜IL和源极区域SR并且在其底部到达沟道区域CH。主体接触区域BC被形成为其杂质浓度高于沟道区域CH的杂质浓度，该主体接触区域BC是通过将P型杂质(诸如硼(B))引入到外延层ΕΡΙ3中形成的P型半导体区域。
[0094]随后，如图20所例示的，在层间绝缘膜IL上(包括在其底部上具有主体接触区域BC的沟槽、露出栅极引线部分GPU的开口以及露出源极引线区域SPR的开口)形成金属膜。金属膜由例如钛-钨膜和铝合金膜的堆叠膜形成，并且可以使用例如溅射工艺形成。使用光刻技术和蚀刻技术对金属膜进行图案化。因此，在单元区域CR中，形成电耦接至源极区域SR和主体接触区域BC的源极电极SE，并且形成电耦接至栅极引线部分GPU的栅极引线电极GPE。在外围区域PER中，形成电耦接至源极引线区域SPR的源极引线电极SPE。
[0095]随后，如图4所例示的，形成表面保护膜PAS以覆盖源极电极SE、栅极引线电极GPE和源极引线电极SPE。使用光刻技术和蚀刻技术对表面保护膜PAS进行图案化以露出源极电极SE的一部分、栅极引线电极GPE的一部分和源极引线电极SPE的一部分。因此，从表面保护膜露出的区域都允许用作外部耦接区域。按这种方式，可以制造第一实施例的半导体器件。
[0096]第一实施例的特性特征
[0097]现在对第一实施例的特性点进行描述。第一实施例的第一特性点是使用沟槽填充工艺以层的形式分开地形成外延层EPI，并且当每一个层已经形成时，在该层中形成沟槽。第一实施例所特有的这种方法被称为“多沟槽填充工艺”。具体地，在第一实施例的多沟槽填充工艺中，如图5至图16所例示的，当已经形成外延层EPIl时，在外延层EPIl中形成沟槽TR1。随后，当已经形成外延层EPI2时，在外延层EPI2中形成沟槽TR2。随后，当已经形成外延层EPI3时，在外延层EPI3中形成沟槽TR3。
[0098]具体地，在沟槽TRl上形成沟槽TR2以使得沟槽TR2与沟槽TRl连通。同样地，在沟槽TR2上形成沟槽TR3以使得沟槽TR3与沟槽TR2连通。
[0099]例如，尽管沟槽TRl至TR3中的每一个的纵横比都设定为在单个外延层中形成沟槽所允许的纵横比，但是可以使得作为沟槽TRl至TR3的组合的整个沟槽(TR1+TR2+TR3)的纵横比高于在单个外延层中形成沟槽所允许的纵横比。换句话说，作为沟槽TRl至TR3的组合的整个沟槽(TR1+TR2+TR3)的纵横比可以超过在单个外延层中形成沟槽所容许的纵横比。即，第一实施例的多沟槽填充工艺的优势在于允许形成具有超过制造限制的纵横比的沟槽。因此，与通过沟槽填充工艺形成的沟槽相比，第一实施例的多沟槽填充工艺允许沟槽的深度更大，使得超结结构的耐受电压进一步增大。
[0100]第一实施例的第二特性点是在外延层EPI2中形成的沟槽TR2的底部宽度大于在外延层EPII中形成的沟槽TRl的顶部宽度，例如，如图10所例示的。换句话说，第一实施例的第二特性点是在外延层EPIl中形成的沟槽TRl的顶部由在外延层EPI2中形成的沟槽TR2的底部围住。
[0101]同样地，第一实施例的第二特性点是在外延层EPI3中形成的沟槽TR3的底部宽度大于在外延层EPI2中形成的沟槽TR2的顶部宽度，例如，如图14所例示的。换句话说，第一实施例的第二特性点是在外延层EPI2中形成的沟槽TR2的顶部由在外延层EPI3中形成的沟槽TR3的底部围住。
[0102]因此，根据第一实施例，可以抑制沟槽TRl与沟槽TR2的不对准以及沟槽TR2与沟槽TR3的不对准。具体地，在第一实施例中，由于通过不同光刻步骤形成沟槽TRl、TR2和TR3，因此担心图案化中的不对准。关于这点，第一实施例具有沟槽TR2的底部宽度大于沟槽TRl的顶部宽度以及沟槽TR3的底部宽度大于沟槽TR2的顶部宽度的第二特性点，使得沟槽TRl与沟槽TR2之间具有充足的应对不对准的容限。因此，根据第一实施例，可以提高沟槽TRl、沟槽TR2与沟槽TR3之间的耦接可靠性。由于第一实施例的这种第二特性点，下层中形成的沟槽TRl的纵横比大于上层中形成的沟槽TR2的纵横比。换句话说，上层中形成的沟槽TR2的纵横比小于下层中形成的沟槽TRl的纵横比。这是因为尽管沟槽TRl的深度等于沟槽TR2的深度，但是由于第二特性点，上层中形成的沟槽TR2的底部宽度大于下层中形成的沟槽TRl的底部宽度。
[0103]同样地，下层中形成的沟槽TR2的纵横比大于上层中形成的沟槽TR3的纵横比。换句话说，上层中形成的沟槽TR3的纵横比小于下层中形成的沟槽TR2的纵横比。这是因为尽管沟槽TR2的深度等于沟槽TR3的深度，但是由于第二特性点，上层中形成的沟槽TR3的底部宽度大于下层中形成的沟槽TR2的底部宽度。
[0104]由于第一实施例的这种第二特性点，例如，如图3所例示的，第一实施例的超结结构在沟槽TRl与沟槽TR2之间的边界位置(第一位置)处具有级差DLl，以及在沟槽TR2与沟槽TR3之间的边界位置(比第一位置浅的第二位置)处具有级差DL2。具体地，如图3所例示的，第一实施例的超结结构中的P型柱区域PCR中的每一个由外延层EPIl至EPI3中形成的沟槽(TR1+TR2+TR3)和填充沟槽(TR1+TR2+TR3)的P型半导体材料形成。级差DLl和DL2设置在沟槽(TR1+TR2+TR3)的内壁上。
[0105]沟槽TR2在比级差DLl的深度位置浅的位置处的宽度大于沟槽TR2在级差DLl的深度位置处的宽度，以及沟槽TRl在比级差DLl的深度位置深的位置处的宽度小于沟槽TRl在级差DLl的深度位置处的宽度。同样地，沟槽TR3在比级差DL2的深度位置浅的位置处的宽度大于沟槽TR3在级差DL2的深度位置处的宽度，以及沟槽TR2在比级差DL2的深度位置深的位置处的宽度小于沟槽TR2在级差DL2的深度位置处的宽度。
[0106]以这种方式配置的第一实施例中的P型柱区域PCR的优势在于，很少会在P型柱区域PCR的深度方向上生成不均匀的高电场，以及容易在P型柱区域PCR下方远离元件部分的区域中形成高场点。
[0107]变型
[0108]图21是例示第一变型的超结结构的截面图。在第一变型中，外延层EPIl中设置的沟槽TRl的形状、外延层EPI2中设置的沟槽TR2的形状和外延层EPI3中设置的沟槽TR3的形状彼此相同。此外，沟槽TRl的纵横比、沟槽TR2的纵横比和沟槽TR3的纵横比彼此相等。
[0109]在该变型中，例如，如图21所例示的，沟槽TR2的底部宽度小于沟槽TRl的顶部宽度，以及沟槽TR3的底部宽度小于沟槽TR2的顶部宽度。因此，如图21所例示的，第一变型的超结结构还在沟槽TRl与沟槽TR2之间的边界位置(第一位置)处具有级差DLl，以及在沟槽TR2与沟槽TR3之间的边界位置(比第一位置浅的第二位置)处具有级差DL2。
[0110]在第一变型中，沟槽TRl的形状、沟槽TR2的形状和沟槽TR3的形状彼此相同。从而，变型的优势在于，沟槽TRl至TR3中的每一个的尺寸或者处理条件均不必改变，以及可以以相同图案对准精确度形成沟槽TRl至TR3。
[0111]第二实施例
[0112]图22是例示第二实施例的超结结构的截面图。在图22例示的第二实施例的超结结构中，尽管沟槽TRl的纵横比保持与典型的超结结构的纵横比相似，但是沟槽TRl至TR3中的每一个的尺寸和深度都降低至图2例示的典型的超结结构的尺寸和深度的三分之一。在该情况下，沟槽TRl的底部宽度小于图2例示的典型的超结结构的沟槽TR的底部宽度。因此，在图22例示的第二实施例的超结结构中，不同于图2例示的典型的超结结构的是，可以缩小P型柱区域PCR。因此，第二实施例的超结结构能够降低导通电阻。
[0113]关于这点，在多外延工艺中，通过离子注入工艺形成P型柱区域PCR。考虑到杂质扩散效应，因此，彼此相邻的P型柱区域PCR之间的间隔不能够充分地减小。在第二实施例的多沟槽填充工艺中，通过用于外延层(EPI1至EPI3)中形成的相应沟槽(TRl至TR3)的填充外延工艺形成P型柱区域PCR。因此，在多沟槽填充工艺中，由沟槽TRl至TR3的形成精确度确定P型柱区域PCR的形成精确度。沟槽TRl至TR3通过光刻技术形成。光刻技术的精确度高于离子注入工艺的精确度。从而，可以通过多沟槽填充工艺以比多外延工艺高的精确度形成P型柱区域PCR。这意味着比起多外延工艺，多沟槽填充工艺可以更大程度地减小彼此相邻的P型柱区域PCR之间的间隔。因此，多沟槽填充工艺的优势在于，比起由多外延工艺给出的导通电阻，多沟槽填充工艺能够制造导通电阻更小的功率MOSFET ο具体地，第二实施例的多沟槽填充工艺使P型柱区域PCR能够通过形成沟槽TRl至TR3时减小尺寸和深度这一点与可以使用精确的光刻技术形成沟槽TRl至TR3这一点的协同作用来缩小。因此，通过第二实施例的多沟槽填充工艺形成的超结结构实现了导通电阻的进一步减小。
[0114]第三实施例
[0115]图23是例示第三实施例的超结结构的截面图。例如，图23所示第三实施例的特性点是外围区域PER具有底部位置不同的P型柱区域(PCR1、PCR2、PCR3)。具体地，外围区域PER包括底部都位于第一位置(沟槽TRl的底部位置)处的P型柱区域PCR1、底部都位于比第一位置浅的第二位置(沟槽TR2的底部位置)处的P型柱区域PCR2以及底部都位于比第二位置浅的第三位置(沟槽TR3的底部位置)处的P型柱区域PCR3。P型柱区域PCR2都设置在比p型柱区域PCRl更远离单元区域CR的位置处。P型柱区域PCR3都设置在比P型柱区域PCR2更远离单元区域CR的位置处。
[0116]因此，第三实施例的超结结构可以缓和在外围区域PER中具有高场强度的区域的场强度。具体地，图24A是超结结构的示意性例示，其中外围区域PER中设置的P型柱区域PCR的底部位置全部与单元区域CR中设置的P型柱区域PCR的底部位置相同。图24A示出，具有高场强度的高场强度区域EFl存在于外围区域PER中。这可能是因为P型柱区域PCR均匀地设置在外围区域PER中。
[0117]因此，在第三实施例中，考虑了在外围区域PER中的P型柱区域PCR的设置方式。具体地，图24B是第三实施例的超结结构的示意性例示。图24B示出，第三实施例的超结结构具有外围区域PER包括底部位置不同的P型柱区域(PCRl、PCR2、PCR3)的特性点。具体地，在图24B中，P型柱区域PCR2都设置在比底部位置都相对较深的P型柱区域PCRl更远离单元区域CR的位置处。P型柱区域PCR3都设置在比底部位置都相对较深的P型柱区域PCR2更远离单元区域CR的位置处。图24B展示了场强度比图24A中例示的高场强度区域EFl低的场强度区域EF2的形成，示出了对场强度的缓和。按这种方式，第三实施例的超结结构增大了外围区域PER的耐受电压。
[0118]例如，对于沟槽填充工艺，沟槽形状不能在单元区域与外围区域之间变化;从而，鉴于优化单元区域的耐受电压的目的而形成沟槽。然而，在这种情况下，如图24A所例示的，外围区域的耐受电压并不一定得到优化。换句话说，耐受电压的优化条件在单元区域与外围区域之间是不同的。因此，对于沟槽填充工艺，很难单独地优化单元区域和外围区域各自的耐受电压，导致耐受电压设计中的低自由度。
[0119]关于这点，对于第三实施例的多沟槽填充工艺，以层的形式分开地形成外延层，并且当每一个层已经形成时，在该层中形成沟槽。从而，例如，多沟槽填充工艺可以鉴于优化单元区域的耐受电压的目的而在单元区域中的所有层中形成沟槽，而只在外围区域中的一些层中形成沟槽。因此，第三实施例的多沟槽填充工艺可以制造如图23所例示的超结结构。因此，第三实施例的多沟槽填充工艺能够使P型柱区域的结构在单元区域与外围区域之间变化，这便于优化单元区域和外围区域各自的耐受电压。即，第三实施例的优势在于增大了设计单元区域和外围区域各自的耐受电压时的自由度。
[0120]第三实施例的多沟槽填充工艺总结如下。具体地，第三实施例的多沟槽填充工艺包括:设置具有单元区域和外围区域(作为单元区域的外部区域)的半导体衬底的步骤、在半导体衬底的主表面上形成第一外延层的步骤以及在单元区域中的第一外延层中形成第一沟槽的步骤。另外，第三实施例的多沟槽填充工艺包括用半导体材料填充第一沟槽的步骤以及在单元区域和外围区域各自之中的第一外延层上形成第二外延层的步骤。另外，第三实施例的多沟槽填充工艺包括形成平面地叠加在第一沟槽上并且与其连接的第二沟槽以及在外围区域中的第二外延层中形成第三沟槽的步骤。第三实施例的多沟槽填充工艺还包括用半导体材料填充单元区域中的第二沟槽并且用半导体材料填充外围区域中的第三沟槽的步骤以及在单元区域中的第二外延层上形成元件部分的步骤。
[0121]因此，第三实施例的多沟槽填充工艺能够使P型柱区域的结构在单元区域与外围区域之间变化，这可以增大设计单元区域和外围区域各自的耐受电压时的自由度。
[0122]第四实施例
[0123]图25是例示第四实施例的超结结构的截面图。图25所示第四实施例的特性点是外延层EPIl、外延层EPI2和外延层EPI3具有彼此不同的杂质浓度。具体地，例如，图25例示的第四实施例的超结结构包括低于级差DLl的深度位置的外延层EPI1、高于级差DLl的深度位置并且低于级差DL2的深度位置的外延层EPI2以及高于级差DL2的深度位置的外延层EPI3。外延层EPIl、外延层EPI2和外延层EPI3的杂质浓度彼此不同。
[0124]这增大了设计超结结构的耐受电压时的自由度。例如，图26A至26C例示了示出杂质浓度不同的外延层EPIl至EPI3的场强度分布的仿真结果。图26A例示了各自具有2.25 X11Vcm3的杂质浓度的外延层EPIl至EPI3的仿真结果。图26B例示了各自具有2.25 X 115/cm3的杂质浓度的外延层EPIl和EPI3以及具有2.55 X 11Vcm3的杂质浓度的外延层EPI2的仿真结果。图26C例示了各自具有2.25 X 11Vcm3的杂质浓度的外延层EPIl和EPI3以及具有2.85 X 11Vcm3的杂质浓度的外延层EPI2的仿真结果。图26A至26C示出了改变外延层EPI2的杂质浓度使高场强度区域HEFI的位置和场强度分布改变。这意味着改变外延层EP11至EPI3中的每一个的杂质浓度使场强度分布改变，而场强度分布的改变又使耐受电压改变。从而，在第四实施例中，可以通过改变外延层EPII至EPI3各自的杂质浓度来改变耐受电压。这意味着增大了设计单元区域的耐受电压时的自由度。具体地，在图25所示的第四实施例中，不仅可以通过基于P型柱区域PCR的形状设计耐受电压而且可以通过基于外延层EPIl至EPI3各自的杂质浓度设计耐受电压来改变设计单元区域的耐受电压时的自由度，导致设计第四实施例的超结结构时的高自由度。
[0125]尽管用改变外延层EPIl至EPI3各自的杂质浓度的示例性配置对第四实施例进行描述，但是还可以改变填充外延层EP11至EP13中各自形成的沟槽的半导体材料的杂质浓度。例如，对于额定值为600V的产品的情况，对于大约50μπι的沟槽深度，外延层EPII至EPI3各自的杂质浓度期望地设定在从2.0\1015(1/0113)至6.0\1015(1/0113)的范围内。另一方面，填充沟槽的半导体材料的杂质浓度期望地设定在从4.0X1015(l/cm3)至1.0Χ1016(1/cm3)的范围内。
[0126]例如，对于额定值为900V的产品的情况，对于大约90μηι的沟槽深度，外延层EPII至EPI3各自的杂质浓度期望地设定在从5.0 X 1014( Ι/cm3)至3.0 X 1015( Ι/cm3)的范围内。另一方面，填充沟槽的半导体材料(P型半导体材料)的杂质浓度期望地设定在从1.0X 1015(1/cm3)至5.0 X 1016(Ι/cm3)的范围内。
[0127]变型
[0128]图27是例示第二变型的超结结构的截面图。图27例示的第二变型的超结结构与第三实施例的特性点和第四实施例的特性点的组合相对应。具体地，在第二变型中，外延层EPIl至EPI3各自的杂质浓度改变，并且外围区域PER包括底部位置不同的P型柱区域(PCR1、PCR2、PCR3) ο这进一步地增大了设计耐受电压时的自由度。例如，在图27中，p型柱区域PCR的形成图案改变，同时在单元区域CR中的外延层EPII至EPI3各自的杂质浓度改变，从而可以优化单元区域CR的耐受电压。另外，为外围区域PER设计了 P型柱区域(PCRl、PCR2、PCR3)的底部位置不同的形成图案，从而可以优化外围区域PER的耐受电压。
[0129]尽管已经在上文根据本发明的一些实施例对由发明人实现的本发明进行了详细描述，但是本发明不应该局限于所述实施例，并且应当理解，可以在不背离本发明主旨的范围内做出各种变型或者更改。
[0130]尽管已经用三个外延层EPIl至EPI3堆叠作为多沟槽填充工艺的示例的情况对上面描述的实施例进行了描述，但是实施例的技术理念并不局限于此，而是可以应用于两个外延层堆叠的情况以及至少四个外延层堆叠的情况。
【主权项】
1.一种半导体器件，包括半导体芯片， 所述半导体芯片包括: 半导体衬底； 第一传导性类型的外延层，设置在所述半导体衬底上； 第二传导性类型的多个柱区域，彼此隔开地设置在所述外延层内，所述第二传导性类型与所述第一传导性类型相反； 所述第一传导性类型的多个柱区域，所述柱区域中的每一个是被彼此相邻的所述第二传导性类型的柱区域夹在中间的所述外延层的部分区域;以及元件部分，设置在所述外延层的表面中， 其中所述第二传导性类型的柱区域中的每一个由下列形成: 沟槽，设置在所述外延层中；以及 所述第二传导性类型的半导体材料，所述半导体材料填充所述沟槽，并且 其中在所述沟槽的内壁上设置级差。2.根据权利要求1所述的半导体器件，其中设置多个所述级差。3.根据权利要求1所述的半导体器件， 其中所述沟槽包括第一沟槽、和设置在所述第一沟槽上同时与所述第一沟槽连通的第二沟槽，以及 其中所述级差设置在所述第一沟槽与所述第二沟槽之间的边界区域中。4.根据权利要求3所述的半导体器件，其中所述第一沟槽的纵横比大于所述第二沟槽的纵横比。5.根据权利要求3所述的半导体器件，其中所述第一沟槽的纵横比与所述第二沟槽的纵横比相等。6.根据权利要求1所述的半导体器件， 其中所述外延层包括: 在所述级差的深度位置下面的下外延层；以及 在所述级差的深度位置上面的上外延层，以及 其中所述下外延层的杂质浓度与所述上外延层的杂质浓度不同。7.根据权利要求2所述的半导体器件， 其中所述级差中的每一个包括: 第一深度位置处的第一级差；以及 比所述第一深度位置浅的位置处的第二级差。8.根据权利要求7所述的半导体器件， 其中所述外延层包括: 在所述第一级差的深度位置下面的下外延层； 在所述第一级差的深度位置上面以及在所述第二级差的深度位置下面的中间外延层；以及 在所述第二级差的深度位置上面的上外延层，并且 其中所述下外延层的杂质浓度、所述中间外延层的杂质浓度以及所述上外延层的杂质浓度彼此不同。9.根据权利要求1所述的半导体器件， 其中所述半导体芯片包括: 单元区域；以及 外围区域，作为所述单元区域的外部区域，并且 其中设置在所述外围区域中的所述第二传导性类型的柱区域包括底部位置不同的第二传导性类型的柱区域。10.根据权利要求9所述的半导体器件， 其中设置在所述外围区域中的所述第二传导性类型的柱区域包括: 具有作为第一位置的底部位置的第二传导性类型的柱区域；以及具有作为比所述第一位置浅的第二位置的底部位置的第二传导性类型的柱区域，并且其中具有作为比所述第一位置浅的所述第二位置的底部位置的所述第二传导性类型的柱区域设置在比具有作为所述第一位置的底部位置的所述第二传导性类型的柱区域更远离所述单元区域的位置处。11.一种制造半导体器件的方法，包括下列步骤: (a)在半导体衬底上形成第一传导性类型的第一外延层； (b)在所述第一外延层中形成第一沟槽； (C)用与所述第一传导性类型相反的第二传导性类型的半导体材料填充所述第一沟槽； (d)在步骤(c)之后，在包括填充有所述半导体材料的所述第一沟槽的所述第一外延层上形成所述第一传导性类型的第二外延层； (e)在所述第二外延层中形成第二沟槽，所述第二沟槽平面地叠加在所述第一沟槽上并且与所述第一沟槽连接； (f)用所述第二传导性类型的所述半导体材料填充所述第二沟槽；以及 (g)在步骤(f)之后，在所述第二外延层上形成元件部分。12.根据权利要求11所述的方法，其中所述第一沟槽的纵横比大于所述第二沟槽的纵横比。13.根据权利要求11所述的方法，其中所述第一沟槽的纵横比与所述第二沟槽的纵横比相等。14.根据权利要求11所述的方法，其中所述第一外延层的杂质浓度与所述第二外延层的杂质浓度不同。15.—种制造半导体器件的方法，包括下列步骤: (a)提供具有单元区域以及作为所述单元区域的外部区域的外围区域的半导体衬底； (b)在所述半导体衬底的主表面上形成第一传导性类型的第一外延层； (C)在所述单元区域中的所述第一外延层中形成第一沟槽； (d)用与所述第一传导性类型相反的第二传导性类型的半导体材料填充所述第一沟槽； (e)在步骤(d)之后，在所述单元区域和所述外围区域各自之中的所述第一外延层上形成所述第一传导性类型的第二外延层； (f)形成平面地叠加在所述第一沟槽上并且与所述第一沟槽连接的第二沟槽，以及在所述外围区域中的所述第二外延层中形成第三沟槽； (g)用所述第二传导性类型的半导体材料填充所述单元区域中的所述第二沟槽以及用所述第二传导性类型的所述半导体材料填充所述外围区域中的所述第三沟槽;以及 (h)在步骤(g)之后，在所述单元区域中的所述第二外延层上形成元件部分。
【文档编号】H01L29/78GK105977285SQ201610097166
【公开日】2016年9月28日
【申请日】2016年2月23日
【发明人】市村昭雄, 江口聪司, 饭田哲也, 安孙子雄哉
【申请人】瑞萨电子株式会社