掺杂多晶硅层的形成方法以及半导体器件的形成方法
【专利摘要】一种掺杂多晶硅层的形成方法以及半导体器件的形成方法，其中掺杂多晶硅层的形成方法包括：向反应腔室内提供硅源气体、掺杂源气体以及中性原子源气体，形成掺杂多晶硅层，其中，所述掺杂源气体提供掺杂离子，所述中性原子源气体提供中性原子，且在形成掺杂多晶硅层的过程中，掺杂多晶硅层中的中性原子适于阻止掺杂离子凝聚，掺杂离子适于对硅原子具有吸附作用。本发明提高了形成的掺杂多晶硅层表面平坦度，避免在掺杂多晶硅层表面形成鼓包缺陷。
【专利说明】
掺杂多晶硅层的形成方法以及半导体器件的形成方法
技术领域
[0001]本发明涉及半导体制作领域技术，特别涉及一种掺杂多晶硅层的形成方法以及半导体器件的形成方法。【背景技术】
[0002]随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。其中，快闪存储器根据阵列结构的不同，主要分与非门快闪存储器和或非门快闪存储器，由于与非门快闪存储器比或非门快闪存储器的集成度高，所以与非门快闪存储器具有更广的应用范围。
[0003]典型的与非门快闪存储器以掺杂的多晶硅作为浮动栅极(floating gate)和控制栅极(control gate);其中，控制栅极形成于浮动栅极上，且通过栅间介质层相隔；浮动栅形成于衬底上，通过一层隧穿介质层(tunnel oxide)相隔。当对快闪存储器进行信息的写入操作时，通过在控制栅极与源区/漏区施加偏压，使电子注入浮动栅极中；在读取快闪存储器信息时，在控制栅极施加一工作电压，此时浮动栅极的带电状态会影响其下方沟道 (channel)的开/关，而此沟道的开/关即为判断信息值0或1的依据；当快闪存储器在擦除信息时，将衬底、源区、漏区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮动栅极穿过隧穿介质层而进入衬底、源区或漏区中，或是穿过栅间介质层而进入控制栅极中。
[0004] 然而，现有技术形成的存储器的电学性能有待提高。
【发明内容】
[0005] 本发明解决的问题是现有技术中形成的掺杂多晶硅层表面具有鼓包缺陷，影响半导体器件的电学性能。
[0006]为解决上述问题，本发明提供一种掺杂多晶硅层的形成方法，包括:向反应腔室内提供硅源气体、掺杂源气体以及中性原子源气体，形成掺杂多晶硅层，其中，所述掺杂源气体提供掺杂离子，所述中性原子源气体提供中性原子，且在形成掺杂多晶硅层的过程中，掺杂多晶硅层中的中性原子适于阻止掺杂离子凝聚，掺杂离子适于对硅原子具有吸附作用。
[0007]可选的，在形成所述掺杂多晶硅层的过程中，向反应腔室内提供的中性原子源气体流量值为恒定值。可选的，所述中性原子为碳原子，所述中性原子源气体流量为5sCCm至 500sccm〇
[0008]可选的，在形成所述掺杂多晶硅层的过程中，向反应腔室内提供的中性原子源气体流量值由第一流量值递增至第二流量值。可选的，所述第一流量值为5sccm至50sccm ; 所述第二流量值为lOsccm至500sccm。
[0009]可选的，所述中性原子为碳原子，所述掺杂多晶硅层中的中性原子的原子百分比为 0.1%至 5%。
[0010]可选的，所述中性原子为碳原子、氮原子、硫原子或氟原子。可选的，所述掺杂离子为磷离子或硼离子。可选的，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述掺杂多晶娃层。
[0011]本发明还提供一种半导体器件的形成方法，包括:提供衬底；在所述衬底表面形成介质层；采用上述的掺杂多晶硅层的形成方法，在所述介质层表面形成掺杂多晶硅层。可选的，所述介质层为隧穿介质层；形成的半导体器件为存储器件。
[0012]可选的，还包括步骤:在所述掺杂多晶硅层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀掺杂多晶硅层、介质层以及部分厚度的衬底，形成沟槽；形成填充满所述沟槽的绝缘层；去除所述图形化的掩膜层；刻蚀去除部分厚度的绝缘层，使剩余的绝缘层顶部低于掺杂多晶硅层顶部；在所述掺杂多晶硅层表面、以及剩余的绝缘层表面形成栅间介质层；在所述栅间介质层表面形成控制栅导电层。
[0013]可选的，所述图形化的掩膜层的材料为光刻胶材料或硬掩膜材料。
[0014]可选的，所述介质层为栅氧化层；形成的半导体器件为NMOS晶体管、PMOS晶体管或CMOS晶体管。
[0015]可选的，还包括步骤:在所述掺杂多晶硅层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀掺杂多晶硅层以及介质层，在所述衬底表面形成栅极结构；对所述栅极结构两侧的衬底进行掺杂形成源掺杂区和漏掺杂区。可选的，所述图形化的掩膜层的材料为光刻胶材料或硬掩膜材料。
[0016]与现有技术相比，本发明的技术方案具有以下优点:
[0017]本发明提供一种掺杂多晶硅层的形成方法，向反应腔室内提供硅源气体、掺杂源气体以及中性原子源气体，形成掺杂多晶硅层，其中，所述掺杂源气体提供掺杂离子，所述中性原子源气体提供中性原子。在形成掺杂多晶硅层的过程中，掺杂离子对硅原子具有吸附作用，而中性原子起到阻止掺杂离子凝聚的作用，从而避免由于掺杂离子凝聚而导致掺杂离子对硅原子的吸附作用变强，从而防止在掺杂多晶硅层表面形成鼓包缺陷，提高形成的掺杂多晶硅层表面平坦度。
[0018]进一步，中性原子为碳原子，碳原子为电中性原子且原子体积很小，因此在形成掺杂多晶硅层过程中，碳原子会进入到掺杂多晶硅层中的间隙原子中，碳原子占据了间隙原子的位置，因此掺杂离子无法再利用间隙原子进行扩散，使得掺杂离子无法聚集从而避免某些区域的掺杂离子浓度过大，避免掺杂离子对硅原子的吸附作用变强。
[0019]进一步，在形成掺杂多晶硅层的过程中，向反应腔室内提供的中性原子源气体流量值为恒定值，且中性原子源气体流量为5sccm至500sccm，有效的避免磷离子凝聚，且最终形成的掺杂多晶硅层的电阻率适中。具体的，碳原子占据的间隙原子数量较多，从而有效的防止磷离子利用间隙原子进行扩散，并且防止由于中性原子源气体流量过大而造成掺杂多晶硅层的电阻率过大。
[0020]本发明还提供一种半导体器件的形成方法，提供衬底，在衬底表面形成介质层，然后采用上述形成掺杂多晶硅层的方法，在介质层表面形成掺杂多晶硅层。本发明形成的掺杂多晶硅层表面平坦度高，避免在掺杂多晶硅层表面形成鼓包缺陷，从而避免所述鼓包缺陷对半导体器件造成的不良影响，改善形成的半导体器件的电学性能。
[0021]进一步，本发明形成的半导体器件为存储器件，由于掺杂多晶硅层表面平坦，使得在掺杂多晶硅层表面形成的图形化的掩膜层的位置精确度高且形貌良好，避免形成沟槽的工艺对掺杂多晶硅层造成不必要的刻蚀；并且，由于掺杂多晶硅层表面平坦度高，使得在掺杂多晶硅层表面形成的栅间介质层的质量良好，提高了掺杂多晶硅层与控制栅导电层之间的电隔离性能。因此本发明中形成的存储器件的电学性能得到改善。
[0022]更进一步，本发明形成的半导体器件为逻辑器件，逻辑器件为NMOS晶体管、PMOS晶体管或CMOS晶体管，在掺杂多晶硅层表面形成图形化的掩膜层，然后以图形化的掩膜层为掩膜，刻蚀掺杂多晶硅层以及介质层，在衬底表面形成栅极结构。由于本发明形成的掺杂多晶硅层表面平坦度高，使得形成的图形化的掩膜层的位置精确度高且形貌良好，从而提高了形成的栅极结构的位置精确度，改善了栅极结构的形貌，且形成的栅极结构的厚度均匀性好，因此本发明中形成的逻辑器件的电学性能得到改善。
【附图说明】
[0023]图1为本发明一实施例存储器件形成过程的剖面结构示意图；
[0024]图2至图6本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0025]由【背景技术】可知，现有技术形成的存储器的电学性能低下。
[0026]参考图1，存储器的形成方法包括以下步骤:提供衬底100 ;在所述衬底100表面形成隧穿介质层101 ;在所述隧穿介质层101表面形成浮栅导电层102。
[0027]所述浮栅导电层102的材料为掺杂的多晶硅，例如为掺杂磷的多晶硅或者掺杂硼的多晶硅。通常采用原位掺杂法形成所述掺杂的多晶硅，具体的，在沉积浮栅导电层102过程中除向反应腔室内通入硅源之外，还向反应腔室内通入掺杂源气体，例如含磷气体或含硼气体。
[0028]在一个实施例中，以掺杂源气体为含磷气体为例，在形成浮栅导电层102过程中磷离子具有凝聚现象，即磷离子在扩散作用下向某些区域聚集，使得浮栅导电层102某些区域的磷离子浓度很大，且磷离子具有吸附硅原子的作用；当某些区域的磷离子浓度过大时，则所述区域磷离子对硅原子的吸附作用将更强，导致在所述区域形成凸起；随着时间的推移，所述凸起的体积将越来越大，进而导致最终形成的浮栅导电层102表面具有鼓包缺陷(bumpdefect)。特别的，在靠近反应腔室腔壁的衬底100边缘区域上，掺杂源气体的浓度大于衬底100中心区域的浓度，因此衬底100边缘区域上的浮栅导电层102表面的鼓包缺陷问题更为严重。
[0029]后续会在所述具有鼓包缺陷的浮栅导电层102表面形成栅间介质层、在栅间介质层表面形成控制栅导电层，在鼓包缺陷对应的区域，栅间介质层的形成工艺难度大且质量差，使得浮栅导电层102与控制栅导电层之间的绝缘性差，甚至造成浮栅导电层102与控制栅导电层电连接，从而造成形成的存储器件的电学性能差。
[0030]并且，在形成浮栅导电层102之后还会在衬底100内形成隔离结构，具体的，形成隔离结构的工艺步骤包括:在浮栅导电层102表面形成图形化的光刻胶层；以图形化的光刻胶层为掩膜刻蚀浮栅导电层102、隧穿介质层101以及部分厚度的衬底100，形成沟槽；然后形成填充满沟槽的绝缘层。
[0031]由于浮栅导电层102表面具有鼓包缺陷，造成位于浮栅导电层102表面的图形化的光刻胶层的位置精确度差且形貌差，不仅会导致形成的沟槽的位置偏离预定目标，且还可能会对其他区域的浮栅导电层102造成不必要的刻蚀，进一步造成形成的存储器件的电学性能差。
[0032]进一步研究发现，在形成逻辑器件如NMOS晶体管、PMOS晶体管或CMOS晶体管时，逻辑器件的栅导电层材料为掺杂多晶硅，因此逻辑器件的栅导电层表面也面临鼓包缺陷的问题，造成逻辑器件的电学性能差。
[0033]为此，本发明提供一种掺杂多晶硅层的形成方法，向反应腔室内提供硅源气体、掺杂源气体以及中性原子源气体，形成掺杂多晶硅层，其中，所述掺杂源气体提供掺杂离子，所述中性原子源气体提供中性原子。中性原子具有阻止掺杂离子凝聚的作用，从而避免掺杂多晶硅层表面出现鼓包缺陷，提高形成的掺杂多晶硅层表面平坦度。
[0034]本发明还提供一种半导体器件的形成方法，提供衬底，在衬底表面形成介质层，然后采用上述掺杂多晶硅层的形成方法，在介质层表面形成掺杂多晶硅层。本发明提高了半导体器件中的掺杂多晶硅层的表面平坦度，避免掺杂多晶硅层表面出现鼓包缺陷，从而改善形成的半导体器件的电学性能。
[0035]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0036]图2至图6为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
[0037]参考图2，提供衬底200 ;在所述衬底200表面形成介质层201。
[0038]所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述衬底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
[0039]本实施例中，所述衬底200的材料为硅。
[0040]所述介质层201用于电隔离衬底200和后续形成的掺杂多晶娃层。本实施例以形成的半导体器件为存储器件为例，所述介质层201作为存储器件的隧穿介质层；在其他实施例中形成的半导体器件为逻辑器件时，后续图形化后的介质层为逻辑器件的栅氧化层。
[0041]所述介质层201的材料为氧化硅、氮化硅或氮氧化硅，采用热氧化法或者化学气相沉积工艺形成所述介质层201。本实施例中，所述介质层201的材料为氧化硅，采用热氧化法形成。
[0042]在形成所述介质层201之前或之后，还可以对衬底200进行掺杂形成掺杂阱区。具体的，形成的半导体器件为NMOS器件时，对衬底200进行P型掺杂以形成P型阱区，P型掺杂的掺杂离子为B、Ga或In ;形成的半导体器件为PMOS器件时，对衬底200进行N型掺杂以形成N型阱区，N型掺杂的掺杂离子为P、As或Sb。
[0043]参考图3，在所述介质层201表面形成掺杂多晶硅层202。
[0044]具体的，将表面形成有介质层201的衬底200置于反应腔室内，向反应腔室内提供硅源气体、掺杂源气体以及中性原子源气体，在介质层201表面形成掺杂多晶硅层202，其中，所述掺杂源气体提供掺杂离子，所述中性原子源气体提供中性原子，在形成掺杂多晶硅层202的过程中，掺杂多晶硅层202中的中性原子适于阻止掺杂离子凝聚，掺杂离子适于对硅原子具有吸附作用。
[0045]本实施例中，形成的半导体器件为存储器件，所述掺杂多晶硅层202作为存储器件的浮栅导电层。在其他实施例中，形成的半导体器件为逻辑器件时，后续图形化后的掺杂多晶硅层202作为逻辑器件的栅导电层。
[0046]所述掺杂源气体提供的掺杂离子为磷离子或硼离子，相应的使形成的掺杂多晶硅层202中具有磷离子或硼离子。
[0047]本实施例中，以掺杂源气体提供的掺杂离子为磷离子作为示例。在形成掺杂多晶硅层202过程中，由于磷离子具有凝聚作用，使得某些区域的磷离子浓度变大；而由于磷离子具有吸附硅原子的作用，当某些区域的磷离子浓度变大时，所述区域的磷离子对硅原子的吸附作用也将变强，使得向所述区域聚集的硅原子含量显著增加，因此在所述区域形成凸起；随着形成掺杂多晶硅层202的工艺时间的推移，所述区域的磷离子的浓度将越来越大，所述区域聚集的硅原子含量将远大于其他区域的硅原子含量，进而在所述区域形成鼓包缺陷。
[0048]为此，本实施例在形成掺杂多晶硅层202的过程中，向反应腔室内提供中性原子源气体，所述中性原子源气体提供中性原子，具体的，所述中性原子为碳原子、氮原子、硫原子或氟原子。
[0049]在形成所述掺杂多晶硅层202的过程中，掺杂多晶硅层202中的中性原子能够阻止掺杂离子凝聚，从而避免某些区域的掺杂离子的浓度过大，防止由于掺杂离子浓度过大而导致的吸附硅原子的能力过强，从而避免在掺杂多晶硅层202表面某些区域出现鼓包缺陷，提高形成的半导体器件的电学性能。
[0050]以掺杂离子为磷离子、中性原子为碳原子为例，碳原子的体积很小并且碳原子为电中性原子，因此在形成掺杂多晶硅层202过程中，碳原子会进入到掺杂多晶硅层202的间隙原子中；由于碳原子占据了间隙原子的位置，使得磷离子无法利用间隙原子进行扩散，因此碳原子能够阻止磷离子凝聚，从而防止某些区域的磷离子浓度过高，进而避免形成鼓包缺陷。
[0051]在一个实施例中，在形成所述掺杂多晶硅层202的过程中，向反应腔室内提供的中性原子源气体流量值为恒定值。
[0052]若向反应腔室内提供的中性原子源气体流量值过小，则在形成掺杂多晶硅层202过程中，掺杂多晶硅层202内被中性原子占据的间隙原子数量少，因此掺杂多晶硅层202中仍具有较大数量的间隙原子，使得磷离子仍能够利用所述间隙原子进行较大程度的扩散，在掺杂多晶硅层202内仍有发生磷离子凝聚问题；若向反应腔室内提供的中性原子源气体流量值过大，则在形成掺杂多晶硅层202之后，掺杂多晶硅层202中的中性原子量过大，严重影响掺杂多晶硅层202的导电性能。
[0053]为此，当向反应腔室内提供的中性原子源气体流量值为恒定值时，所述中性原子源气体流量为5sccm至500sccm，其中sccm指的是标准毫升/每分(standard-state cubiccentimeter per minute)。
[0054]在另一实施例中，在形成所述掺杂多晶硅层202的过程中，向反应腔室内提供的中性原子源气体流量值由第一流量值递增至第二流量值，所述递增方式可以为线性式递增或指数函数式递增。
[0055]若第一流量值过小，则在形成掺杂多晶硅层202的初始阶段，掺杂多晶硅层202内的中性原子含量过少，阻止磷离子凝聚的能力过弱，使得初始阶段形成的掺杂多晶硅层202表面的凸起体积较大，随着形成时间的推移，所述凸起体积继续长大后会形成鼓包缺陷；若第一流量值过大，则不利于降低掺杂多晶硅层202的电阻值；同样的，若第二流量值过大，则形成的掺杂多晶硅层202的电阻值过大。
[0056]为此，第一流量值为5sccm至50sccm，第二流量值为1sccm至500sccm。
[0057]采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述掺杂多晶硅层202。本实施例以中性原子为碳原子为例，若掺杂多晶硅层202中的中性原子浓度过小，则说明在形成掺杂多晶硅层202过程中，向反应腔室内提供的中性原子源气体流量值过小，若掺杂多晶硅层202中的中性原子浓度过大，则掺杂多晶硅层202的电阻值过大。
[0058]为此，本实施例中，所述中性原子为碳原子，中性原子源气体为CH4、C3H8, C2H4或C3H6，所述掺杂多晶硅层202中中性原子的原子百分比为0.1%至5%，例如为1%、1.5%、2%或 3%。
[0059]本实施例避免掺杂多晶硅层202表面形成鼓包缺陷，使得形成的掺杂多晶硅层202表面平坦度高，有利于提高后续在掺杂多晶硅层202表面形成的图形化的掩膜层203的形貌精确度，从而优化刻蚀后的掺杂多晶硅层202的形貌。
[0060]在其他实施例中，中性原子源气体还可以为NH3、SF6, 014或CHF 3。
[0061]参考图4，在所述掺杂多晶硅层202表面形成图形化的掩膜层203 ;以所述图形化的掩膜层203为掩膜，依次刻蚀掺杂多晶硅层202、介质层201以及部分厚度的衬底200，形成沟槽204。
[0062]所述图形化的掩膜层203的材料为光刻胶或者硬掩膜材料，硬掩膜材料为氮化硅、氧化硅或氮化钛。
[0063]以图形化的掩膜层203的材料为光刻胶为例，形成所述图形化的掩膜层203的工艺步骤包括:涂布光刻胶层、曝光处理以及显影处理。由于掺杂多晶硅层202表面平坦度高且无鼓包缺陷，因此在所述曝光处理过程中光刻胶层曝光均匀，使得形成的图形化的掩膜层203的位置精确度高且形貌良好。
[0064]在其他实施例中，所述图形化的掩膜层203的材料为硬掩膜材料时，形成图形化的掩膜层203的工艺步骤包括:在所述掺杂多晶硅层202表面形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层，在掺杂多晶硅层202表面形成图形化的掩膜层203 ;然后，去除所述图形化的光刻胶层。
[0065]由于掺杂多晶硅层202表面平坦度高，相应的形成的初始掩膜层表面平坦度也比较高，使得在初始掩膜层表面形成的图形化的光刻胶层位置精确度高且形貌良好，进而使得形成的图形化的掩膜层203的位置精确度高且形貌良好。
[0066]形成所述沟槽204的工艺为干法刻蚀。
[0067]参考图5，形成填充满所述沟槽204 (参考图4)的绝缘层205。
[0068]在沟槽204中填充绝缘层205，形成浅沟槽隔离结构(STI:shallow trenchisolat1n)，隔离掺杂多晶娃层202。
[0069]所述绝缘层205的材料为氧化硅或氮化硅，形成工艺为化学气相沉积或原子层沉积。
[0070]本实施例中，所述绝缘层205的材料为氧化硅，采用高密度等离子体(HDP:highdensity plasma)化学气相沉积形成绝缘层205。
[0071]作为一个实施例，高密度等离子体化学气相沉积工艺的具体参数为:反应气体为 SiH4N H2和 O 2，SiiH4流量为 1sccm 至 10sccm, O 2流量为 1sccm 至 10sccm, H 2流量为10sccm至lOOOsccm，反应腔室温度为500度至800度，反应腔室压强为I毫托至50毫托，射频功率为3000瓦至5000瓦，射频偏置功率为2000瓦至4000瓦。
[0072]所述绝缘层205的形成过程为:采用高密度等离子体化学气相沉积工艺，形成填充满沟槽204的隔离层厚膜，所述隔离层厚膜覆盖图形化的掩膜层203，通过化学机械抛光工艺平坦化隔离层厚膜形成绝缘层205，使得绝缘层205顶部与图形化的掩膜层203表面齐平。
[0073]去除所述图形化的掩膜层203 (参考图4)。本实施例中，图形化的掩膜层203的材料为氮化硅，采用湿法刻蚀工艺去除掩膜层203，所述湿法刻蚀的刻蚀液体为热磷酸溶液，其中，热磷酸溶液的温度为120度至200度，磷酸的质量百分比为65%至85%。除了热磷酸溶液作为刻蚀液体外，还可以选用其他对掺杂多晶硅层202和绝缘层205刻蚀速率慢、对图形化的掩膜层203刻蚀速率快的刻蚀液体来进行湿法刻蚀，去除图形化的掩膜层203。
[0074]参考图6，回刻蚀去除部分厚度的绝缘层205，使剩余的绝缘层205顶部低于掺杂多晶硅层202顶部；在所述掺杂多晶硅层202表面、剩余绝缘层205表面形成栅间介质层206 ;在所述栅间介质层206表面形成控制栅导电层207。
[0075]本实施例中，采用湿法刻蚀工艺进行回刻蚀，本实施例中，所述湿法刻蚀的刻蚀液体为稀释的氢氟酸(DHF =Diluted HF)，氢氟酸与去离子水的体积比为1:100至1:700。
[0076]去除部分厚度的绝缘层205，以暴露出掺杂多晶硅层202的部分或全部侧壁表面，从而使掺杂多晶硅层202与后续形成的控制栅导电层207之间的重叠面积增加，从而增加存储器件的耦合率，使存储器件的工作电压和功耗降低，读写擦除信息的速率得到提高。
[0077]所述栅间介质层206为掺杂多晶硅层202与控制栅导电层207之间的电隔离层。所述栅间介质层206的材料为氧化硅或氮化硅中的一种或几种，所述栅间介质层206可以为单层结构也可以为多层结构。所述栅间介质层206的形成工艺为化学气相沉积、热氧化法或物理气相沉积。
[0078]并且，由于本实施例中形成的掺杂多晶硅层202表面平坦度高，从而使得形成的栅间介质层206的厚度均勾，使栅间介质层206很好的起到电隔离掺杂多晶娃层202和控制栅导电层207的作用，进一步提高半导体器件的电学性能。
[0079]而现有技术中，当掺杂多晶硅层202表面具有鼓包缺陷时，所述鼓包缺陷附近区域的栅间介质层的质量较差，导致所述区域的栅间介质层的厚度过薄，进而造成掺杂多晶硅层和控制栅导电层在所述区域发生不必要的电连接。
[0080]本实施例中，所述栅间介质层206为多层结构，具体的，所述栅间介质层206为氧化物层、氮化物层和氧化物层的叠加结构(0N0:oxide-nitride-oxide)，厚度为50埃至200埃，所述栅间介质层206的形成工艺为化学气相沉积。
[0081]本实施例中，所述控制栅导电层207的材料为多晶硅，所述控制栅导电层207的厚度为500埃至2000埃，采用化学气相沉积形成所述控制栅导电层207。
[0082]当形成的半导体器件为NMOS晶体管、PMOS晶体管或CMOS晶体管时，则在形成掺杂多晶硅层之后，还包括步骤:在所述掺杂多晶硅层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀掺杂多晶硅层以及介质层，在衬底表面形成栅极结构；然后在栅极结构两侧的衬底进行掺杂以形成源掺杂区和漏掺杂区。同样的，由于掺杂多晶硅层表面平坦度高，避免了现有技术中出现的鼓包缺陷，因此形成的图形化的掩膜层的质量高，从而提高形成的栅极结构的位置精确度和形貌，避免了栅极结构顶部表面具有的鼓包缺陷，从而改善半导体器件的电学性能。
[0083]本发明又一实施例还提供一种掺杂多晶硅层的形成方法，具体的，向反应腔室内提供硅源气体、掺杂源气体以及中性原子源气体，形成掺杂多晶硅层，其中，所述掺杂源气体提供掺杂离子，所述中性原子源气体提供中性原子，且在形成掺杂多晶硅层的过程中，掺杂多晶硅层中的中性原子适于阻止掺杂离子凝聚，掺杂离子适于对硅原子具有吸附作用。
[0084]在形成所述掺杂多晶硅层的过程中，掺杂多晶硅层中的中性原子阻止掺杂离子凝聚；所述中性原子为碳原子、氮原子、硫原子或氟原子；所述掺杂离子为磷离子或硼离子。
[0085]采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述掺杂多晶硅层。
[0086]在一个实施例中，在形成所述掺杂多晶硅层的过程中，向反应腔室内提供的中性原子源气体流量值为恒定值；所述中性原子为碳原子，所述中性原子源气体流量为5sCCm至 500sccm。
[0087]在另一实施例中，在形成所述掺杂多晶硅层的过程中，向反应腔室内提供的中性原子源气体流量值由第一流量值递增至第二流量值；所述第一流量值为5sCCm至50SCC ;所述第二流量值为1sccm至500sccm。
[0088]有关中性原子源气体流量范围的确定，可参考如述实施例中的相应说明。
[0089]所述中性原子为碳原子，所述掺杂多晶硅层中的中性原子的原子百分比为0.1%至5%，例如，中性原子的原子百分比可以为1%、1.5%、1.8%、2.6%或4%。
[0090]采用本实施例提供的方法形成的掺杂多晶硅层表面平坦度高，避免了现有技术中掺杂多晶层表面出现鼓包缺陷的问题。
[0091]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种掺杂多晶硅层的形成方法，其特征在于，包括:向反应腔室内提供硅源气体、掺杂源气体以及中性原子源气体，形成掺杂多晶硅层，其 中，所述掺杂源气体提供掺杂离子，所述中性原子源气体提供中性原子，且在形成掺杂多晶 硅层的过程中，掺杂多晶硅层中的中性原子适于阻止掺杂离子凝聚，掺杂离子适于对硅原 子具有吸附作用。2.根据权利要求1所述的掺杂多晶硅层的形成方法，其特征在于，在形成所述掺杂多 晶硅层的过程中，向反应腔室内提供的中性原子源气体流量值为恒定值。3.根据权利要求2所述的掺杂多晶硅层的形成方法，其特征在于，所述中性原子为碳 原子，所述中性原子源气体流量为5sccm至500sccm。4.根据权利要求1所述的掺杂多晶硅层的形成方法，其特征在于，在形成所述掺杂多 晶硅层的过程中，向反应腔室内提供的中性原子源气体流量值由第一流量值递增至第二流 量值。5.根据权利要求4所述的掺杂多晶硅层的形成方法，其特征在于，所述第一流量值为 5sccm至50sccm ;所述第二流量值为lOsccm至500sccm。6.根据权利要求1所述的掺杂多晶硅层的形成方法，其特征在于，所述中性原子为碳 原子，所述掺杂多晶硅层中的中性原子的原子百分比为〇.1%至5%。7.根据权利要求1所述的掺杂多晶硅层的形成方法，其特征在于，所述中性原子为碳 原子、氮原子、硫原子或氟原子。8.根据权利要求1所述的掺杂多晶硅层的形成方法，其特征在于，所述掺杂离子为磷 离子或硼离子。9.根据权利要求1所述的掺杂多晶硅层的形成方法，其特征在于，采用化学气相沉积、 物理气相沉积或原子层沉积工艺形成所述掺杂多晶硅层。10.—种半导体器件的形成方法，其特征在于，包括:提供衬底；在所述衬底表面形成介质层；采用如权利要求1至9任一项所述的掺杂多晶硅层的形成方法，在所述介质层表面形 成掺杂多晶娃层。11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述介质层为隧穿 介质层；形成的半导体器件为存储器件。12.根据权利要求11所述的半导体器件的形成方法，其特征在于，还包括步骤:在所 述掺杂多晶硅层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀掺杂多晶 硅层、介质层以及部分厚度的衬底，形成沟槽；形成填充满所述沟槽的绝缘层；去除所述图 形化的掩膜层；刻蚀去除部分厚度的绝缘层，使剩余的绝缘层顶部低于掺杂多晶硅层顶部； 在所述掺杂多晶硅层表面、以及剩余的绝缘层表面形成栅间介质层；在所述栅间介质层表 面形成控制栅导电层。13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述图形化的掩膜 层的材料为光刻胶材料或硬掩膜材料。14.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述介质层为栅氧 化层；形成的半导体器件为NM0S晶体管、PM0S晶体管或CMOS晶体管。15.根据权利要求14所述的半导体器件的形成方法，其特征在于，还包括步骤:在所述 掺杂多晶硅层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀掺杂多晶硅 层以及介质层，在所述衬底表面形成栅极结构；对所述栅极结构两侧的衬底进行掺杂形成 源惨杂区和漏惨杂区。16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述图形化的掩膜 层的材料为光刻胶材料或硬掩膜材料。
【文档编号】H01L21/285GK105990121SQ201510053246
【公开日】2016年10月5日
【申请日】2015年2月2日
【发明人】林静, 禹国宾
【申请人】中芯国际集成电路制造(上海)有限公司