N型半导体器件正好相反。
[0020]本实用新型的优点:
[0021]1、有源区内通过元胞导电多晶硅、元胞绝缘氧化层以及第一导电类型漂移区形成的电容结构，该电容结构在耐压时，利用电荷耦合原理在相邻沟槽间形成耗尽层来支撑耐压，沟槽越深，能够承受的电压也越高，本实用新型正是将上述耐压结构由有源区扩展延伸到了终端保护区，耐压环采用沟槽电容结构，在有源区与终端保护区的过渡区域，连接耐压环与连接元胞环之间利用电荷耦合原理在耐压时形成耗尽层，由于连接耐压沟槽内的耐压导电多晶硅与连接元胞沟槽内的元胞导电多晶硅通过它们之间的连接导电多晶硅相连接在一起，保持等电位，因此，此处耦合出的电荷可以与第一导电类型漂移区内的电荷完全达到电荷平衡，从而形成与有源区内一致的耐压效果，而在连接耐压沟槽与连接元胞沟槽间的耗尽层相连接在一起之前，由于耐压保护区的第一主面上覆盖有耐压绝缘氧化层，因此，较厚的耐压绝缘氧化层也完全可以承受此时的电压，除此以外，根据器件耐压要求的不同，可以方便设置耐压环的数量，仿真以及实验结果表明，对于100V及以下的器件，通常只需要设置1-2圈的耐压环即可完全确保耐压要求，即使对于150V-200V的器件，也只需要设置3-4圈耐压环，由于耐压环是沟槽结构，因此，相比于传统场限环和场板结构的终端保护区，本实用新型结构的终端尺寸会大大缩小，并且具有更大的耐压容宽。
[0022]本实用新型的终端耐压保护结构非常适用于这类利用电荷耦合实现耐压的功率器件，这类器件由于在相同耐压要求下使用了更低电阻率的漂移区材料，因此，器件的导通电阻大大降低，而本实用新型终端耐压结构与有源区结构利用了相同的耐压机理，降低了漂移区材料和终端设计尺寸对耐压能力和可靠性的影响，并且，终端耐压结构与有源区是同时制作形成的，并未增加额外工艺，所以，产品的性价比更高，适宜于批量生产。
【附图说明】
[0023]图1为现有功率MOS器件的结构示意图。
[0024]图2为本实用新型功率MOS器件的俯视图。
[0025]图3为图2的C-C剖视图。
[0026]图4~图15为本实用新型具体实施工艺步骤的剖视图，其中
[0027]图4为本实用新型半导体基板的剖视图。
[0028]图5为本实用新型得到硬掩膜窗口后的剖视图。
[0029]图6为本实用新型在N型漂移区内得到沟槽后的剖视图。
[0030]图7为本实用新型得到绝缘氧化层后的剖视图。
[0031]图8为本实用新型得到兀胞导电多晶娃、耐压导电多晶娃以及连接导电多晶娃后的剖视图。
[0032]图9为本实用新型得到栅极孔后的剖视图。
[0033]图10为本实用新型得到栅极导电多晶硅后的剖视图。
[0034]图11为本实用新型得到P型阱区后的剖视图。
[0035]图12为本实用新型得到N+注入区后的剖视图。
[0036]图13为本实用新型得到接触孔后的剖视图。
[0037]图14为本实用新型得到有源区金属以及耐压区金属后的剖视图。
[0038]图15为本实用新型得到背面金属层后的剖视图。
[0039]图16为本实用新型终端保护区未有耐压环时的测试结果示意图。
[0040]图17为本实用新型终端保护区设置一个耐压环时的测试结果示意图。
[0041]图18为本实用新型终端保护区设置两个耐压环时的测试结果示意图。
[0042]附图标记说明:1_有源区、2-终端保护区、3-耐压保护区、4-有源区金属、5-耐压区金属、6-连接元胞环、7-有源元胞、8-耐压环、9-连接耐压环、1-N型漂移区、Il-N型衬底、12-背面金属层、13-连接元胞沟槽、14-连接耐压沟槽、15-元胞绝缘氧化层、16-元胞导电多晶硅、17-绝缘栅氧化层、18-栅极导电多晶硅、19-N+注入区、20-P型阱区、21-耐压导电多晶硅、22-耐压绝缘氧化层、23-连接导电多晶硅、24-绝缘介质层、25-终端耐压沟槽、26-第一主面、27-第二主面、28-硬掩膜层、29-硬掩膜窗口、30-绝缘氧化层、31-栅极孔、32-耐压区接触孔、33-有源区接触孔、34-有源N+注入区、35-有源导电多晶硅、36-介质层、37-源极金属、38-P阱层、39-场限环、40-有源沟槽以及41-有源绝缘栅氧化层。
【具体实施方式】
[0043]下面结合具体附图和实施例对本实用新型作进一步说明。
[0044]如图2和图3所示:为了提高耐压能力与耐压可靠性高，降低终端保护区占用芯片整体面积的比重，以N型功率MOS器件为例，本实用新型在所述功率MOS器件的俯视平面上，包括位于半导体基板的有源区I和终端保护区2，所述有源区I位于半导体基板的中心区，终端保护区2位于有源区I的外圈并环绕包围所述有源区1，终端保护区2内包括邻接有源区I的耐压保护区3 ;在所述功率MOS器件的截面上，所述半导体基板包括位于上方的N型漂移区10以及位于下方的N型衬底11，所述N型衬底11邻接N型漂移区10，N型漂移区10的上表面形成半导体基板的第一主面26，N型衬底11的下表面形成半导体基板的第二主面27 ；
[0045]在所述功率MOS器件的俯视平面上，有源区I包括位于所述有源区最外圈的连接元胞环6，耐压保护区2内包括至少一个耐压环8，耐压保护区3内邻近连接元胞环6的耐压环8形成连接耐压环9，所述连接耐压环9与连接元胞环6相平行；
[0046]在所述功率MOS器件的截面上，连接耐压环9采用沟槽结构，所述连接耐压沟槽14由第一主面26垂直向下延伸，连接耐压沟槽14的延伸深度小于N型漂移区10的厚度，连接耐压沟槽14的内壁及底壁覆盖有耐压绝缘氧化层22，在覆盖有耐压绝缘氧化层22的连接耐压沟槽14内填充有耐压导电多晶硅21 ;在连接耐压沟槽14的槽口上方设有绝缘介质层24，且所述绝缘介质层24还覆盖在终端保护区2第一主面上的耐压绝缘氧化层22上，在所述绝缘介质层24上设置耐压区金属5 ;
[0047]在所述功率MOS器件的截面上，连接元胞环6采用沟槽结构，所述连接元胞沟槽13由第一主面26垂直向下延伸，连接耐压沟槽13的延伸深度小于N型漂移区10的厚度，连接元胞沟槽13远离连接耐压沟槽14 一侧上部的侧壁上覆盖有绝缘栅氧化层17，且连接元胞沟槽13的底壁及剩余的侧壁上覆盖有元胞绝缘氧化层15 ;连接元胞沟槽13内填充有元胞导电多晶硅16以及与绝缘栅氧化层17相对应的栅极导电多晶硅18，栅极导电多晶硅18通过绝缘栅氧化层17与连接元胞沟槽13的侧壁相接触，且栅极导电多晶硅18通过绝缘栅氧化层17分别与元胞导电多晶硅16以及元胞绝缘氧化层15相隔离；
[0048]在所述功率MOS器件的截面上，在连接元胞沟槽13远离连接耐压沟槽14 一侧的外壁侧上方设有P型阱区20，P型阱区20内设有N+注入区19，所述N+注入区19以及P型阱区20均与绝缘栅氧化层17相接触，且栅极导电多晶硅18的底部位于P型阱区20的下方，N+注入区19以及P型阱区20均与有源区第一主面26上的有源区金属4欧姆接触，有源区金属4通过绝缘介质层24分别与栅极导电多晶硅18以及元胞导电多晶硅16相隔离；有源区金属4与耐压区金属5电连接，且连接元胞沟槽13内的元胞导电多晶硅16与连接耐压沟槽14内的耐压导电多晶硅21保持等电位。
[0049]具体地，有源区I位于中心区，终端保护区2位于有源区I的外圈，终端保护区2内的耐压保护区3邻接有源区1，终端保护区2内覆盖有耐压区金属5的区域用于形成耐压保护区3，耐压保护区3与所述耐压保护区3外圈的区域共同形成终端保护区2。
[0050]本实用新型实施例中，在有源区I的最外圈形成连接元胞环6，即有源区I由连接元胞环6以及位于所述连接元胞环6内圈的区域共同形成。此外，耐压保护区3内设置至少一个耐压环8，在耐压保护区3内邻近连接元胞环4的耐压环8形成连接耐压环9，耐压保护区3内的所有耐压环8均与连接元胞环6呈平行分布，即连接耐压环9与连接元胞环6相互平行，且连接耐压环5邻近连接元胞环6。
[0051]在有源区I内，连接元胞沟槽13内具有元胞绝缘氧化层15以及绝缘栅氧化层17，其中，元胞绝缘氧化层15的厚度大于绝缘栅氧化层17的厚度，绝缘栅氧化层17覆盖在连接元胞沟槽13远离连接耐压沟槽14 一侧上部的侧壁，元胞绝缘氧化层15覆盖在连接元胞沟槽13的底壁以及剩余的侧壁上。在连