电多晶硅21。连接导电多晶硅23也覆盖在终端耐压沟槽25的槽口，且连接导电多晶硅23与终端耐压沟槽25内的耐压导电多晶硅21接触后电连接，从而通过连接导电多晶硅23将终端耐压沟槽25内的耐压导电多晶硅21也同时与元胞导电多晶硅16等电位连接。图2和图3中，示出了耐压保护区3内存在两条耐压环8的结构。终端耐压沟槽25内的耐压绝缘氧化层22与连接耐压环9内的耐压绝缘氧化层22为同一制造层，终端耐压沟槽25内的耐压导电多晶硅21与连接耐压环9内的耐压导电多晶硅21为同一制造层。
[0065]如图4~图15所述，上述利用电荷耦合实现耐压的功率MOS器件可以通过下述工艺制备得到，所述功率MOS器件的制备方法具体包括如下步骤:
[0066]a、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面26与第二主面27，在第一主面26与第二主面27间包括N型漂移区10以及位于所述N型漂移区10下方的N型衬底11 ；
[0067]如图4所示，半导体基板的材料包括硅，N型漂移区10的上表面形成第一主面26，N型衬底11的下表面形成第二主面27。
[0068]b、在上述半导体基板的第一主面26上淀积硬掩膜层28，选择性地掩蔽和刻蚀所述硬掩膜层28，以得到所需贯通硬掩膜层28的硬掩膜窗口 29 ;
[0069]如图5所示，所述硬掩膜层27为LPTE0S、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。对硬掩膜层27刻蚀得到硬掩膜窗口 28的过程为本技术领域人员所熟知，此处赘述。
[0070]C、利用上述硬掩膜窗口 29对半导体基板的第一主面26进行各向异性干法刻蚀，以在N型漂移区10内形成沟槽，所述沟槽在N型漂移区10的深度小于N型漂移区10的厚度，所述沟槽包括位于耐压保护区3内的连接耐压沟槽14以及位于有源区I内的连接元胞沟槽13 ；
[0071]如图6所示，利用硬掩膜窗口 29对第一主面26进行各向异性干法刻蚀时，在具有硬掩膜窗口 26的下方能形成沟槽，从而得到连接耐压沟槽14与连接元胞沟槽13。有源区I内还具有有源元胞沟槽，当耐压保护区3具有多个耐压环8时，还包括终端耐压沟槽25，所述有源元胞沟槽、连接元胞沟槽13、连接耐压沟槽14以及终端耐压沟槽25为同一工艺步骤制备得到。
[0072]d、去除上述第一主面26上的硬掩膜层28，并在半导体基板的第一主面26以及上述沟槽内生长绝缘氧化层30 ；
[0073]如图7所示，通过常规的工艺去除硬掩膜层28，然后热氧化等工艺生长绝缘氧化层30，所述绝缘氧化层30的厚度为2000A~10000A，绝缘氧化层30同时生长在第一主面26上以及相对应沟槽的侧壁与底壁上，通过绝缘氧化层30能形成所需的元胞绝缘氧化层15以及耐压绝缘氧化层22。绝缘氧化层30同样会覆盖在有源元胞沟槽的侧壁以及底壁上。
[0074]e、在上述第一主面26上淀积导电多晶娃，所述导电多晶娃覆盖在第一主面上的绝缘氧化层30上，并填充在沟槽内；
[0075]f、选择性地掩蔽和刻蚀上述导电多晶硅，得到位于连接耐压沟槽14内的耐压导电多晶硅21、位于连接元胞沟槽13内的元胞导电多晶硅16以及覆盖在绝缘氧化层30上并与耐压导电多晶硅21、元胞导电多晶硅16接触电连接的连接导电多晶硅23 ；
[0076]如图8所示，刻蚀导电多晶硅后，能得到耐压导电多晶硅21以及元胞导电多晶硅16，同时，连接导电多晶硅23覆盖在第一主面26上的绝缘氧化层30上，连接导电多晶硅23覆盖连接元胞沟槽13槽口，以与连接元胞沟槽13内的元胞导电多晶硅16接触，连接导电多晶硅23还覆盖在耐压保护区3的第一主面上，从而能与耐压连接沟槽14内的耐压导电多晶硅21以及终端耐压沟槽25内的耐压导电多晶硅21接触后电连接，达到元胞导电多晶硅16与耐压导电多晶硅21间的等电位电连接。
[0077]g、选择性的刻蚀第一主面26上的绝缘氧化层30，以去除有源区I第一主面26上的绝缘氧化层30，同时去除连接元胞沟槽13内远离连接耐压沟槽14 一侧侧壁上的绝缘氧化层30以及对应的元胞导电多晶娃16，以得到位于连接元胞沟槽13内的元胞绝缘氧化层
15、覆盖终端保护区2第一主面26上以及连接耐压沟槽14内的耐压绝缘氧化层22以及形成于连接元胞沟槽13内的栅极孔31 ；
[0078]如图9所示，在去除有源区I第一主面26上的绝缘氧化层30的同时，也会刻蚀覆盖连接元胞沟槽13槽口上的连接导电多晶娃23、连接元胞沟槽13内的元胞绝缘氧化层15以及元胞导电多晶硅16，以在连接元胞沟槽13内形成栅极孔31，栅极孔31在连接元胞沟槽13内的深度小于连接元胞沟槽13的深度。此外，在有源元胞沟槽内同时会形成栅极孔31，从功率MOS器件的截面上看，有源元胞沟槽内的栅极孔31呈对称分布。
[0079]h、在上述的栅极孔31内生长绝缘栅氧化层17，所述绝缘栅氧化层17覆盖在与栅极孔31对应的连接元胞沟槽13的侧壁、与栅极孔31对应的元胞导电多晶硅16的表面以及栅极孔31孔底对应的元胞绝缘氧化层15 ;
[0080]在栅极孔31内生长薄的氧化层，从而得到绝缘栅氧化层17，绝缘栅氧化层17的厚度小于绝缘氧化层30的厚度，绝缘栅氧化层17的厚度与现有功率MOS器件中的栅氧厚度相一致，此处不再赘述。
[0081]1、在上述栅极孔31内淀积栅极导电多晶硅18，所述栅极导电多晶硅18填充在生长有绝缘栅氧化层17的栅极孔31内；
[0082]如图10所示，在栅极孔31内淀积栅极导电多晶硅18，栅极导电多晶硅18通过绝缘栅氧化层17与元胞导电多晶硅16绝缘隔离，栅极导电多晶硅18还通过绝缘栅氧化层17与元胞绝缘氧化层15相隔离。
[0083]j、在上述第一主面26上，自对准注入P型杂质离子，并通过高温推结形成位于有源区I内的P型阱区20，所述P型阱区20与绝缘栅氧化层17接触，且P型阱区20位于栅极导电多晶硅18底端的上方；
[0084]如图11所示，注入P型杂质离子以及高温推结形成P型阱区20可以采用本技术领域常用的工艺，具体为本技术领域人员所熟知，此处不再赘述。形成的P型阱区20位于连接元胞沟槽13以及有源元胞沟槽对应槽底的上方，且P型阱区20也要位于栅极导电多晶硅18底端的上方，栅极导电多晶硅18的底端是指栅极导电多晶硅18邻近元胞绝缘氧化层15的一端。
[0085]k、在上述第一主面26上，进行N型杂质离子注入，并通过高温推结形成位于P型阱区20内的N+注入区19，所述N+注入区19与绝缘栅氧化层17相接触；
[0086]如图12所示，注入N型杂质离子以及高温推结形成N+注入区19也可以采用本技术领域常用的工艺，具体为本技术领域人员所熟知，此处不再赘述。N+注入区19位于P型阱区20内的上部，N+注入区19在垂直方向上的深度小于P型阱区20的深度。
[0087]1、在上述第一主面26上淀积绝缘介质层24，并选择性地刻蚀所述绝缘介质层24，以形成所需贯通绝缘介质层24的接触孔，所述接触孔包括耐压区接触孔32以及有源区接触孔33 ；
[0088]如图13所示，采用本技术领域常用的工艺淀积得到绝缘介质层24，绝缘介质层24覆盖在连接导电多晶硅23、终端保护区2第一主面26上的耐压绝缘氧化层22以及有源区I的第一主面26上。耐压区接触孔32位于连接导电多晶硅23的正上方，通过有源区接触孔33能使得N+注入区19以及P型阱区20的部分区域裸露，以便于有源区金属4接触。
[0089]m、在上述第一主面26上淀积金属层，并选择性的刻蚀金属层，以得到位于有源区I内的有源区金属4以及位于耐压保护区3的耐压区金属5，所述耐压区金属5通过耐压区接触孔32与连接导电多晶硅23电连接，有源区金属4通过有源区接触孔33与N+注入区19以及P型阱区20欧姆接触，有源区金属4与耐压区金属5电连接；
[0090]如图14所示，采用常用的工艺以及材料淀积后得到金属层，有源区金属4以及耐压区金属5通过部分接触，以实现有源区金属4与耐压区金属5间的电连接，耐压区金属5通过耐压区接触孔32与连接导电多晶硅23电连接，此时，耐压区金属5与元胞导电多晶硅16以及耐压导电多晶硅21电连接。
[0091]n、在半导体基板的第二主面27上淀积背面金属层12，所述背面金属层12与N型衬底11欧姆接触。
[0092]如图15所示，背面金属层12与