半导体器件和io单元的制作方法
【技术领域】
[0001]本实用新型涉及半导体器件和1单元。特别地，本实用新型涉及包括沿着半导体芯片的外围布置的1单元的半导体器件，及其1单元。
【背景技术】
[0002]半导体集成电路(也被称为“LS1:大规模集成”)需要配备有电源线，以便向形成于半导体衬底上的晶体管供应电功率。大电流流经这些电源线。因此，需要避免由于这些大电流而另外将在线路中出现的问题，诸如电压降(IRD1P)和电子迀移，以便改进LSI的性能和/或可靠性。因此，日本专利N0.4275110和日本待审专利申请公布N0.H04-116850和N0.2010-219332公开了对电源线布线的方法的示例。
[0003]特别地，日本专利N0.4275110公开了其中以梳状图案形成两个电源线的示例，并且两个电源线被布置以使得它们的梳状部分彼此接合并且利用这两个电源线覆盖半导体芯片。日本待审专利申请公布N0.H04-116850公开了其中沿着芯片的外围以环形布置电源线的示例。日本待审专利申请公布N0.2010-219332公开了包括周围电源线的半导体器件的示例，其中交替地布置被供应有电源电压的电源线和被供应有接地电压的接地线，并且其中具有相同电势的周围电源线通过垂直于周围线路的延伸方向的线路彼此连接。
【实用新型内容】
[0004]随着半导体集成电路(也被称为“LS1:大规模集成”)已经变得更加复杂，并且它们的结构近年来已经变得更加微观，被安装在LSI中的电路的规模也正在增大。当电路规模如上所述增大时，电源线的量(或数目)增大以便于向在规模上已经增大的电路供应充足的电功率。此外，当电路规模增大时，被连接在电路之间的信号线的量(或数目)也增大。因此，在最近的LSI中，存在不可能布置增加的信号线和/或增加的电源线的问题。因此，已经存在通过使用诸如DVFS (动态电压频率调整)之类的电路技术减小电路的功耗来减小电源线的量(或数目)的尝试。
[0005]然而，近年来，存在其中为了减小芯片成本或改进LSI的可靠性的目的而减小布线层的数目的趋势。因此，即使功耗被降低，电源线的电阻值也不能充分减小。因此，布置电源线和信号线而同时避免IRDrop等问题是非常困难的。
[0006]本实用新型所要解决的其它问题以及新颖特征通过本说明书中的以下描述以及附图将更为明显。
[0007]本实用新型的第一方面是半导体器件和1单元，包括:在第一方向上交替地布置的多个第一电源线和多个第二电源线，第一电源线和第二电源线均被供应有电功率，其中被供应至第一电源的电功率的电压不同于被供应至第二电源的电功率的电压；以及形成于与在其中布置第一电源线和第二电源线的布线层不同的布线层中的第三电源线，第三电源线通过过孔被连接至多个第一电源线之中的相邻的第一电源线，其中第一电源线、第二电源线和第三电源线中的所有电源线被形成为以便在垂直于第一方向的第二方向上延伸。
[0008]本实用新型还提供了一种半导体器件，其特征在于，包括:第一布线层，其中在第一方向上交替地布置有被供应有第一电功率的多个第一电源线和被供应有第二电功率的多个第二电源线；以及第二布线层，其中设置有通过过孔被连接至所述多个第一电源线之中的相邻的第一电源线的第三电源线，第三电源线被供应有第一电功率，其中第一电源线、第二电源线和第三电源线中的所有电源线被形成为以便在垂直于第一方向的第二方向上延伸。
[0009]可选地，该半导体器件，其特征在于:所述多个第一电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及第三电源线通过过孔连被接至相邻的第一电源线的凸部分。
[0010]可选地，该半导体器件，其特征在于:所述多个第二电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及第一电源线和第二电源线被布置为使得第一电源线的凸部分与第二电源线的凹部分接合。
[0011]可选地，该半导体器件，其特征在于:通过过孔被连接至所述多个第二电源线之中的相邻的第二电源线的第四电源线被设置在第二布线层中，第四电源线被供应有第二电功率，所述多个第二电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及第四电源线通过过孔被连接至相邻的第二电源线的凸部分。
[0012]可选地，该半导体器件，其特征在于:第三电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及相邻的第一电源线均通过过孔被连接至第三电源线的凸部分。
[0013]可选地，该半导体器件，其特征在于:通过过孔被连接至相邻的第二电源线的第四电源线被设置在第二布线层中，第四电源线被供应有第二电功率，第四电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及第三电源线和第四电源线被布置为使得第三电源线的凸部分与第四电源线的凹部分接合。
[0014]可选地，该半导体器件，其特征在于:第一方向是垂直于半导体芯片的侧部的方向，第二方向是平行于半导体芯片的侧部的方向，以及第一电源线、第二电源线和第三电源线中的所有电源线被形成为以便沿着半导体芯片的外围延伸。
[0015]可选地，该半导体器件，其特征在于:第一布线层被形成于在第二布线层下方的层中，以及第三电源线被形成于第二电源线上方。
[0016]可选地，该半导体器件，其特征在于，第二布线层包括多个布线层。
[0017]可选地，该半导体器件，其特征在于:第一电源线至第三电源线中的至少一个电源线包括沿着其侧部的凸部分，凸部分包括在其尖端处的宽部分，宽部分具有比凸部分的基部部分的线宽度更大的线宽度，以及用于将其自身的线与被设置在另一布线层中的线连接的过孔被形成于宽部分中。
[0018]本实用新型还提供了一种1单元，其特征在于，至少包括形成于其中的缓冲器电路，并且该1单元还包括:第一布线层，其中在第一方向上交替地布置有用于向缓冲器电路供应第一电功率的多个第一电源线和用于向缓冲器电路供应第二电功率的多个第二电源线；以及第二布线层，其中设置有通过过孔连接至所述多个第一电源线之中的相邻的第一电源线的第三电源线，第三电源线被供应有第一电功率，其中第一电源线、第二电源线和第三电源线中的所有电源线被形成为以便在垂直于第一方向的第二方向上延伸。
[0019]可选地，该1单元，其特征在于:所述多个第一电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及第三电源线通过过孔被连接至相邻的第一电源线的凸部分。
[0020]可选地，该1单元，其特征在于:所述多个第二电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及第一电源线和第二电源线被布置为使得第一电源线的凸部分与第二电源线的凹部分接合。
[0021]可选地，该1单元，其特征在于:通过过孔被连接至所述多个第二电源线之中的相邻的第二电源线的第四电源线被设置在第二布线层中，第四电源线被供应有第二电功率，所述多个第二电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及第四电源线通过过孔被连接至相邻的第二电源线的凸部分。
[0022]可选地，该1单元，其特征在于:第三电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及相邻的第一电源线均通过过孔被连接至第三电源线的凸部分。
[0023]可选地，该1单元，其特征在于:通过过孔被连接至相邻的第二电源线的第四电源线被设置在第二布线层中，第四电源线被供应有第二电功率，第四电源线沿着其侧部中的至少一个侧部具有凹凸形状，以及第三电源线和第四电源线被布置为使得第三电源线的凸部分与第四电源线的凹部分接合。
[0024]可选地，该1单元，其特征在于，第一电源线、第二电源线和第三电源线被分别连接至与1单元相邻设置的另一 1单元的第一电源线、第二电源线和第三电源线。
[0025]可选地，该1单元，其特征在于:第一布线层被形成于在第二布线层下方的层中，以及第三电源线被形成于第二电源线上方。
[0026]可选地，该1单元，其特征在于:第二布线层包括多个布线层。
[0027]可选地，该1单元，其特征在于:第一电源线至第三电源线中的至少一个电源线包括沿着其侧部的凸部分，凸部分包括在其尖端处的宽部分，宽部分具有比凸部分的基部部分的线宽度更大的线宽度，以及用于将其自身的线与被设置在另一布线层中的线连接的过孔被形成于宽部分中。
[0028]根据如上所述的实施例，有可能减小由第一至第三电源线形成的电源线的电阻值。
【附图说明】
[0029]以上以及其它方面、优点和特征通过结合附图对特定实施例的以下描述将更加明显，在附图中:
[0030]图1是示出了根据第一实施例的半导体器件的布局的示意图；
[0031]图2是示出了根据第一实施例的1单元的布局的示意图；
[0032]图3是示出了根据第一实施例的1单元的1逻辑形成区域中的晶体管的布局的示意图；
[0033]图4是示出了根据第一实施例的1单元的第一全局布线层的布局的示意图；
[0034]图5是示出了根据第一实施例的1单元的第二全局布线层的布局的示意图；
[0035]图6是示出了根据第一实施例的1单元的第三全局布线层的布局的示意图；
[0036]图7是沿着图6的线VI1-VII截取的1单元的截面；
[0037]图8是沿着图6的线VII1-VIII截取的1单元的截面；
[0038]图9是示出了根据第一实施例的1单元的第一至第三全局布线层中的电源线的结构的透视图；
[0039]图10是示出了根据比较示例的半导体器件的电源线和接地线的结构的透视图；
[0040]图11是在其中比较根据第一实施例的1单元的过孔的数目和过孔的容许电流与根据比较示例的半导体器件的1单元的过孔的数目和过孔的容许电流的表格；
[0041]图12是示出了根据第一实施例的1单元中的在全局布线层中在横向方向上的线路的数目与布线电阻之间的关系、以及根据比较示例的半导体器件的1单元中的关系的表格；
[0042]图13是示出了根据第一实施例的1单元中的在全局布线层中在纵向方向上的线路的数目与布线电阻之间的关系、以及根据比较示例的半导体器件的1单元中的关系的表格；
[0043]图14是示出了根据比较示例的半导体器件中的被连接至周围线路的1单元的数目与电源线的电阻值之间的关系的表格；
[0044]图15是示出了根据第一实施例的半导体器件中的被连接至周围线路的1单元的数目与电源线的电阻值之间的关系的表格；
[0045]图16是在其中比较图14中所示的总电阻与图15中所示的总电阻的图表；
[0046]图17是示出了根据第二实施例的1单元的第一全局布线层的布局的示意图；
[0047]图18是示出了根据第二实施例的1单元的第二全局布线层的布局的示意图；
[0048]图19是示出了根据第二实施例的1单元的第三全局布线层的布局的示意图；
[0049]图20是沿着图19的线XX-XX截取的1单元的截面；
[0050]图21是沿着图19的线XX1-XXI截取的1单元的截面；
[0051]图22是示出了根据第三实施例的1单元的第一全局布线层的布局的示意图；
[0052]图23是示出了根据第三实施例的1单元的第二全局布线层的布局的示意图；
[0053]图24是示出了根据第三实施例的1单元的第三全局布线层的布局的示意图；
[0054]图25是沿着图24的线