一种绝缘型模块封装结构的制作方法
【技术领域】
[0001]本实用新型涉及一种模块封装结构，具体涉及一种绝缘型模块封装结构。
【背景技术】
[0002]现有绝缘型模块封装中，尤其是6管脚封装中，内部存在寄生电感，其会产生额外的开关损耗，致功率损耗增加。器件的损耗主要可以分为开关损耗和导通损耗两种，其中开关损耗的增加主要是因为内部含一定长度排线时，必然产生的寄生电感所导致的。使寄生电感最小化，可使开关损耗最小化，但是由于封装结构的限制，对寄生电感的降低是非常有限的。
【实用新型内容】
[0003]本实用新型的目的是针对现有技术的不足，提供一种损耗低、效率高的绝缘型模块封装结构。
[0004]为了实现上述目的，本实用新型采用的技术方案是:
[0005]—种绝缘型模块封装结构，包括引线框架，该引线框架上承载有DBC基板，该DBC基板上安装有芯片;该芯片的栅极、发射极、开尔文源极分别通过键合引线与其相应的连接端口连接，并通过连接端口与其相应的管脚连接，该芯片的集电极通过键合引线与其相应的管脚连接;然后通过外壳进行封装。
[0006]进一步地，所述栅极管脚、发射极管脚、集电极管脚、开尔文端管脚的厚度为1.5
nrn1
[0007]本实用新型的有益效果是:
[0008]本实用新型增加了开尔文端，可以使由内部寄生电感所产生的开关损耗最小化，器件效率可以得到极大提高，也可让M0SFET(芯片)的导通内阻和IGBT(芯片)的饱和压降减小，使得器件的导通损耗有所下降；管脚厚度从0.8mm提升到1.5mm，此设计可以极大提升电流容量。同时，可通过不同DBC基板设计和内部结构设计使得产品功能多样化。特别在8管脚封装中含有了开尔文端，通过栅极和开尔文端给予控制信号，可使器件效率得到极大提升，在器件工作时，可以将由内部寄生电感所产生的开关损耗降到最低。
【附图说明】
[0009]图1为本实用新型的结构示意图。
[0010]图2为本实用新型的电路示意图。
[0011]图3为现有技术的电路不意图。
[0012]图中:1、引线框架2、DBC基板3、芯片G1、栅极管脚G2、栅极管脚E1、发射极管脚E2、发射极管脚C1、集电极管脚C2、集电极管脚K1、开尔文端管脚K2、开尔文端管脚B、栅极连接端口 C、开尔文源极连接端口 D、发射极连接端口。
【具体实施方式】
[0013]如图所示，本实用新型包括引线框架1，该引线框架上焊接有DBC基板，该DBC即覆铜陶瓷板，其中间层为陶瓷，两侧为覆铜片；陶瓷起绝缘作用，以保证上层覆铜线路与下层铜片及引线框架不导电，DBC上层覆铜片根据电路设计被蚀刻出两个相同的区域，分别为第一区域和第二区域，两区域间被隔开不导通。所述DBC基板的不同区域上分别焊接有芯片。上述芯片的栅极、开尔文源极、发射极分别通过键合引线与其相应的栅极连接端口 B、开尔文源极连接端口 C、发射极连接端口 D连接，栅极连接端口 B、开尔文源极连接端口 C、发射极连接端口 D分别通过键合引线与栅极管脚、开尔文源极管脚、发射极管脚连接;其中，所述栅极连接端口 B、开尔文源极连接端口 C、发射极连接端口 D之间不导通。所述芯片的集电极通过键合引线与集电极管脚连接;然后通过外壳进行封装。
[0014]如图3所示，现有6管脚封装产品工作时，栅极电压VGE损失存在的原因为VCE=Vge+VLE=Vge+L*di/dt，而本实用新型中的8管脚封装产品工作时，由于开尔文ΚΙ，K2端的存在，VLE=0，VGE损失减小，使器件效率得到极大提升，在器件工作时，可以将由内部寄生电感所产生的开关损耗降到最低。
【主权项】
1.一种绝缘型模块封装结构，其特征在于:包括引线框架，该引线框架上承载有DBC基板，该DBC基板上安装有芯片;该芯片的栅极、发射极、开尔文源极分别通过键合引线与其相应的连接端口连接，并通过连接端口与其相应的管脚连接，该芯片的集电极通过键合引线与其相应的管脚连接;然后通过外壳进行封装。2.根据权利要求1所述的一种绝缘型模块封装结构，其特征在于:所述栅极管脚、发射极管脚、集电极管脚、开尔文端管脚的厚度为1.5mm。
【专利摘要】本实用新型涉及一种模块封装结构，具体涉及一种绝缘型模块封装结构，包括引线框架，该引线框架上承载有DBC基板，该DBC基板上安装有芯片；该芯片的栅极、发射极、开尔文源极分别通过键合引线与其相应的连接端口连接，并通过连接端口与其相应的管脚连接，该芯片的集电极通过键合引线与其相应的管脚连接；然后通过外壳进行封装。本实用新型增加了开尔文端，可以使由内部寄生电感所产生的开关损耗最小化，器件效率可以得到极大提高。
【IPC分类】H01L25/18, H01L23/49
【公开号】CN205104489
【申请号】CN201520936149
【发明人】金成汉
【申请人】南京晟芯半导体有限公司
【公开日】2016年3月23日
【申请日】2015年11月23日