具调制器的锁相回路的制作方法

专利名称：具调制器的锁相回路的制作方法
技术领域：
本发明系相关于一种具有调制器的锁相回路。
通常，用于信息传输之可变载频乃是利用锁相回路(PLLs，phaselocked loops)而加以产生。
而如此的一PLL电路则是利用一方块图显示于图4之中。在此例子中，位在一顺向路径(forward path)之中的一相位比较器1系会致动一振荡器4，而该致动则是经由一电荷泵电路(charge pumpcircuit)2以及一低通滤波器3而加以达成，其中，于一PLL中的相位比较器系亦称之为一相位检测器、或是相位/频率检测器，再者，于该PLL之中的一反馈路径系会包含一分频器8，以除法该振荡器频率fvco的频率，然后，该相位比较器1系会将该已除法之频率fvco以及一参考频率fref进行比较，因此，该所需的输出频率即可以借助改变在该反馈路径中的分频比例而在如此的一配置中进行设定。
对现今而言，数字无线电系统，载频产生，以及数字频率调制乃可以利用该所述PLL的一发展，被称之为∑Δ分数N PLL(∑Δfractional N PLL)，而加以执行，在此例子中，如图4所显示，于该反馈路径之中的该除法器8乃为一借助一数字∑Δ调制器9而加以致动之多模数除法器(multimodulus divider)的形式，并且，该所需要的频率调制乃是借助变化该多模数除法器8之频分数值(frequencydivision value)而在此例子中数字地举行。
文件US 6,008,073系叙述如此之具有一∑Δ调制器的PLL，而在其中所显示的该PLL则是包括位于顺向路径中的一相位/频率检测器，其系使用一回路滤波器来致动一电压控制振荡器，并且，反馈路径乃包含借助一数字∑Δ调制器所加以致动的一多模数除法器，再者，依次地，该∑Δ调制器乃会首先被供以有关该所需载频的数据，然后，接着被供以已调节且已过滤的数字调制数据。
当在规定如此之一锁相回路的尺寸、或设计时，对于用于该锁相回路之带宽的选择乃是特别的、非常的重要，因此，在此背景之下，其就必须要在噪声特性以及调制带宽之间发现一要协方案，且该噪声系需要为尽可能的低，以，举例而言，遵守在，举例而言，各种无线电规格中所规定的光谱传输屏蔽，而此则是需要选择一相对而言较小的回路带宽，换言之，此乃是相反于传输已调制数据系需要一大的带宽以用于在通信技术之现今应用的事实。
一系统相关、占优势的噪声构件乃是由于该∑Δ调制器本身之量化噪声所加以产生，通常，该调制器系会致动该多模数除法器，并且，在如此的操作中，乃会引起在整数除法比例(integer divisionratios)之间的随机转换。
正如在文件US6,008,703之中所示，包括一包含复数个二/三分频器之串联电路的一多模数除法器乃会以规格N=N0+Σi=0L-1ci·2i]]>作为基础而提供一组整数除法数值，其中，L＝二/三除法器级(frequency divider stages)的数量，以及N0＝2L。
在此例子中，一二/三除法器系理解为表示一频率除法比例可以在该除法数值2以及3之间转换的分频器，至于该调制器用以致动该多模数除法器的控制线路则是在此例子中借助该CL-1至C0的范围而加以表示，此外，在该所叙述之原则的例子中，当该除法比例变化时，该除法因子借助该∑Δ调制器之较多、或较少随机转换乃会造成用于1之ΔN之除法因子的一最小步骤尺寸，然而，该除法因子之此较多、或较少的任意转换却也是会在该频率之中引起随着时间的一改变，以及因此，产生一“频率或相位干扰摆动”。
该∑Δ调制器乃会依照其跨越该频带之噪声传输函数而除法此量化噪声的功率，结果是，该量化噪声乃会自低频率上升至较高的频率，此亦称之为残余FM抖动(residual FM jitter)、或是相位噪声，另外，此干扰摆动的强度乃会决定该已频率调制、或是已相位调制之载波信号的信号对噪声比(SNR)，以及因此，乃会具有对于在如此之一传输器的系统特性的影响，例如，其相邻的信道干扰。
再者，也会由于前述所提及之有关对于在实际上所有电信标准中之一频谱传输屏蔽的遵守而产生困难。
该前面所提及之文件US6,008,703系试图要借助将该控制回路的该带宽设计为比实际需要用于传输该已调制数据者小上许多而解决上述的问题，再者，为了补偿该回路滤波器的结果频率响应，该待调制的数据乃会在被馈送至该∑Δ调制器之前，首先会先利用一滤波器而被呈送至数字预先补偿，此则是牵涉到会数字地产生高频构件，不过，此原则根本的缺点却是，其在该用于补偿之数字滤波器以及该模拟回路滤波器之间所需的高度准确对准。
举例而言，该模拟回路滤波器乃会受制于温度飘移效应，成熟影响，制造容忍度等，而若是这些改变了该控制回路的该待宽时，则该数字预补偿乃会造成较高之频率构件被产生地太多、或是太少。
此外，补偿该已降低之回路带宽的另一个选择则是借助“双点调制(two-point modulation)”而加以提供，此系牵涉到了该调制数据被馈送进入位在该两个不同输入点的该锁相回路，通常，此乃会，首先，经由该分频器，以及，其次，位在该已控制振荡器的输入端而加以完成，因此，在此例子中，位在该分频器之上的该调制点系会具有低通滤波器性质，而同时，位在该振荡器输入端的该模拟调制点则是会具有高通滤波器性质，所以，总体的结果将会是用于该调制数据的一固定传输函数，不过，双点调制却亦具有要避免在该等模拟以及数字信号路径之间之误配的问题，也就是，相反地说，双点调制对于该等模拟与数字信号路径之间的匹配系具有非常高的需求。
所出版的文件US6,424,192B1则是显示具有一连接至一多路复用器之多重反馈VCO的一分数N PLL，此系允许了该参考频率可以为了相同的信道除法而被增加，以及因此，允许该VCO的该相位噪声被减少。
本发明的一目的即在于载明一具有一调制器的锁相回路，其中，在数字以及模拟电路部分之间的对准问题系可以获得避免，并且，其却仍然有可能获得该等噪声性质的一重大改进。
本发明系借助一具有一调制器之锁相回路而达成该目的，该锁相回路系具有一顺向路径，其包括-一相位比较器，具有一第一输入端，以用于供给一处于一参考频率的信号，以及具有一第二输入端；-一受控制之振荡器，具有一控制输入端，系被耦接至该相位比较器的一输出端；以及-一分频器，具有一信号输入端，系被连接至该受控制振荡器的一输出端，具有一形成该信号输出的输出端，以用于自该锁相回路分接一处于一输出频率的信号，以及具有至少三个另外的输出端，系加以设计为用于分接已相关于该信号输出而进行相位偏移之分别处于该输出频率之信号；以及一反馈路径，其包括-一多路复用器，具有复数个输入端，其每一个系相关于、并连接至该分频器的该等输出端，具以一输出端，以及具有至少一控制输入端；以及-一多模数除法器，具有一连接至该多路复用器之该输出端的输入端，具有一连接至该相位比较器之该第二输入端的输出端，以及具有至少一控制输入端，以用于预先选择除法比例；以及-一控制单元，其系被耦接至该多路复用器的以及该多模数除法器的该等控制输入端，且该控制单元系为一∑Δ调制器的形式。
依照所建议的该原则，该量化噪声系借助该最小除法器步骤尺寸ΔN被降低而获得减少，并且，依照该所建议的原则，此步骤尺寸系会小于1，此即表示，该锁相回路系可以利用小于被供给至该相位比较器之该参考频率的一步骤尺寸而进行转换，此外，在此例子中，该最小除法器步骤尺寸到达少于1之数值的下降系总是会相关于该锁相回路的该输出频率。
该多模数除法器之该步骤尺寸的降低系会造成该实时频率在一较小的频率范围内进行变化，而此则会依次地降低该FM干扰摆动，因为在该∑Δ调制器之中的该整个量化噪声系会借助该分频器步骤降低的该因子而获得减少。
为了减少该步骤尺寸ΔN，该所建议之原则乃会牵涉到，该输出频率会被输出在不同的相位，而在该些相位之间，该反馈路径的反馈就会进行转变。
因此，依照该所建议的原则，该控制回路的该带宽系可以较具优势地被规定为具有与该调制带宽相同的尺寸，也因此，即不需要数字预补偿或是双点调制，据此，在该模拟部分中就不会因为飘移效应而产生误配。
依照该所建议之原则的一较佳发展，在该顺向路径中所提供的该分频器系为一除以二分频器(division-by-two frequencydivider)，其乃会减半该振荡器频率，并将其输出做为来自该控制回路的输出频率。
据此，该受控制振荡器系加以设计为其可以在两倍该输出频率处进行振荡。
特别地是，除以二分频器系可以加以执行以及整合为非常精确并具有很少的复杂度，举例而言，D型正反器(D-type flip-flops)可以被使用做为二分频器(frequency halvers)。
依照本发明的一另一较佳实施例，该分频器系会具有四个输出端，且在该等输出端乃会提供有总共四个相对于彼此而相位偏移90°的信号，而其每一个则是具有该输出频率，此外，使用具有相位0°，90°，180°，以及270°的四个信号系会提供相关于该输出频率的一0.25除法器步骤尺寸ΔN，此乃是借助因子4而降低该FM干扰摆动，以及此系对应于在12dB之相位噪声中的一频谱降低。
在一特别具有优势的例子中，一具有反馈之主从D型正反器(mater-slave D-type flip-flop)系可以被用以产生该四个已相位偏移的信号，而如此的一正反器则是固有地会具有四个具有可任意获得之相位0°，90°，180°，以及270°的信号。
总言之，取代该0.25步骤尺寸ΔN，其也是有可能利用该所建议的原则而造成任何其它的步骤尺寸符合该规定ΔN＝1∶m，其中，m系为一整数，据此，其系有可能可以设定对应于一整数之倒数的任何步骤尺寸，为此，频率除法即会被用以自该振荡器信号产生m个具有不同相位的信号，以及一相关于彼此为360°除以信号数量m的步骤尺寸。
若是仅意欲于提供一最小阶段尺寸ΔN0.5时，则在该顺向路径中的该分频器系可以为一反相器的形式，而该反相器则是固有地会产生0°以及180°之必要相位。
为了使该多路复用器可为是一∑Δ调制器的该控制单元所致动，因此，较佳地是，使用该∑Δ调制器所输出的该两个最不重要位，而此些则亦被称之为LSBs，两个位系足够以能够在该等较佳的四个不同相位信号之间转换。
较佳地是，为了将该相位比较器耦接至该振荡器，该顺向路径会包含一回路滤波器，所以，在此例子中，依照该所建议的原则，较佳地是，该回路滤波器系加以设计为用于该锁相回路与该调制带宽一样大的一控制带宽。
较佳地是，在本发明之锁相回路的例子中，该回路带宽系足够大，以用于利用该∑Δ调制器、及/或该控制单元而成为可能的调制。
该所建议之原则的更进一步详细叙述以及较具优势的改进则是附属权利要求的主题。
本发明将以图式作为参考、并利用复数个示范性实施例而于之后有更详尽的解释，其中

图1其系显示根据本发明之一具有一调制器之锁相回路之一示范性实施例的一方块图；图2其系显示在图1所示之一电路中，所选择之信号的信号变量曲线；图3其系显示图1之电路应用至一DECT、或WDCT系统的一发展；以及图4其系显示以习知技术作为基础之一∑ΔPLL的基本图式。
图1系显示一锁相回路，具有一包括二输入端以及一输出端的相位比较器1，其中，该相位检测器1之该两个输入端的其中之一系可以具有连接至其的一参考频率产生器(未在此显示)，以传递一参考频率fref，以及，该相位检测器1的该输出端系具有经由一电荷泵电路2而连接至其的一回路滤波器3，且该回路滤波器系为一低通滤波器的形式，再者，该回路滤波器3的输出端系具有一电压控制振荡器4的控制输入端连接至其，以及该电压控制振荡器4提供有处于一振荡频率fvco之信号的输出端系会被连接至一分频器5，且该分频器5乃是一具有反馈的主从D型正反器(mater-slave D-type flip-flop)，并具有四个输出端，而该分频器5引起频率减半的该等输出端则是全部皆加以设计来分接对应于该振荡器频率fvco之一半的输出频率fout，不过，可以在该分频器5之该四个输出端处加以分接的该等信号却会具有一彼此分别为90°的相位偏移，再者，该分频器5之该四个输出端中被连接至一输出放大器6的其中之一乃会形成该锁相回路的输出端。
该分频器2的该四个输出端系会被连接至一4∶1多路复用器7之分别于它们相关联的四个输入端，而在此背景中所进行传输之彼此分别相对偏移90°的信号则是由I，Q，I’，以及Q’进行标示，并且，在该等信号I以及I’之间，乃会具有一180°的相位偏移，且同时，在该等正交构件I以及Q之间系具有一90°的相位偏移，再者，该多路复用器7的输出端系被连接至一多模数除法器8的输入端，而其输出端则是会为了传输一处于一已除法之频率fdiv的信号的目的，而依次被耦接至该相位检测器1的一另一输入端，并且，该多路复用器7以及该多模数除法器8乃是借助一∑Δ调制器9，10而加以致动，因此，为此，该∑Δ调制器9乃会具有多个控制输出端，且该等控制输出端的其中之二乃会被连接至一控制单元10，而该控制单元10的输出端则会被连接至该多路复用器7的该控制输入端，另外，该多模数除法器的控制输入乃会被连接至位在该∑Δ调制器9以及该除法器8之间之数量对应于除法器级之数量的一些控制线路。
在该所建议之∑Δ分数N PLL的例子中，该振荡器4乃会振荡于该输出频率fout两倍的频率，且该振荡器系受到一参考频率fref以及反馈之该已除法频率fdiv之间之一比较结果的控制，再者，该所叙述之原则的特殊特征首先系为，一额外的分频器乃会被提供在该锁相回路的该顺向路径之中，亦即，分频器5，而此则是会在四个不同的相位之中提供该输出频率，并且，其系有可能在该等不同相位之间选择利用该多路复用器7，因此，相较于该输出频率fout，结果将会是，一相对于该除法比例之步骤尺寸ΔN＜1，此外，依照所建议的PLL，其系有可能不仅在此实例中为40MHz之该参考频率fref所规定的频率步骤里进行转换，也可以在本发明例子中，取决于因子0.25之步骤尺寸10MHz之中进行转换。
该小阶段尺寸系表示，实时频率乃会在一较小的频率范围内进行变化，因此，该量化噪声也是可以借助该除法器步骤降低的该因子而加以降低，再者，当使用四个相位时，乃会获得一除法器步骤尺寸ΔN为0.25，而此则是会由于对应于在12dB之相位噪声中的一频谱下降的因子4而引起干扰摆动的降低。
该∑Δ调制器的至少两个重要位C1，C0乃会被用以经由控制单元10来致动该多路复用器，若是此两个位系包括字符01时，则除以0.25之除法乃会借助在一整体除法器循环1fref范围之中前进一个输入相位而达成。
此该输入相位偏移90°以及该输出相位会产生一0.25之步骤尺寸ΔN的状态系表示于图2的a)。再者，若是该等输入位C1，C0系相等于字符10时，则除以0.5的除法乃会借助在一整体除法器循环范围中前进两个相位，也就是说180°，而达成，此系由文字b)加以指示。据此，当该两个LSBs＝C1，C0时，结果乃会是相等于0.75的一除法器步骤尺寸ΔN，而此则是显示为图2之中，位在图式之分别底部行中、具有文字c)的输入以及输出相位。
该所建议之原则系显示了，具有可以被用以生产已频率调制、及/或已相位调制之信号、或是二者择一地，做为一频率合成器的一高程度频谱纯度的一传输器设计，并且，在该所叙述原则的例子中，该整个调制带宽乃是经由该锁相回路而进行传输，而为了允许此大的带宽，在该∑Δ调制器之中的该量化噪声则是会如所解释地被降低，并且，借助该VCO于两倍该输出频率fout进行操作，以及一接续的除以二分频器(division-by-two frequency divider)会产生于相关彼此为90°之步骤中相位偏移的总共四个信号，此系成为可能。
如此的结果是，该等所提供的相位系可以被用以获得该除法器步骤ΔN＝0.25的一分辨率，因此，相较于具有该步骤尺寸ΔN＝1的一传统架构，借助转换该多模数除法器所造成的该相位噪声系可以被降低12dB，而在此背景之中，较具优势地是，该所建议的原则乃会避免对于在该电路之模拟以及数字部分之间之准确对准的要求，正如，举例而言，因双点调制所会产生者。
图3系显示根据本发明之该所叙述原则的一示范性应用，其中，该传输设计乃是以其可以同时被用于以在一介于1880MHz以及1900MHz之间之频率范围中之该DECT(Digital Enhanced CordlessTelecommunication，数字增强型无线通信)标准做为基础的无线电传输器，以及用于在介于2.4以及2.48GHz之间之ISM(IndustrialScientific and Medical，工业、医疗、科学)频带中操作的WDCT，而加以发展以及产生。
此外，由于图3的该电路系在设计以及较具优势的操作模式方面大部分地对应于图1的电路，因此，在此方面的叙述即不再重复。
在图3的该电路之中，该多模数除法器系包括一除法器链，包含五个串联连接的二/三分频器级(frequency divider stages)，而其每一个则是可以在该除法数值以及3之间进行转换，因此，此系会造成自N等于32至N等于63的可调式除法数值范围。
再者，该∑Δ调制器9系会经由五个控制线路C2至C6而被连接至该多模数除法器8，以及，这些控制线路的每一个乃会致动一个别的分频器级，至于两条额外的控制线路，亦即，C0以及C1，则是会经由该控制器10而致动该多路复用器7，此外，该∑Δ调制器9的输入侧系会具有一具有两个输入端的加总组件11，其中，一第一输入端系可以被供以一信道字符，以及一第二输入端系可以被供以数字调制数据，因此，在此例子中，该信道字符乃是被用以设定该所需的传输信道。
在本发明的例子中，该VCO4系具有一频带转换区段，并会产生在介于3.8GHz以及4.9GHz间之频带中的频率，在每一个例子中，DECT以及ISM频带之该等频带之频率的两倍，而此些则大约为1.9GHz以及大约为2.45GHz，另外，若是不仅考虑到该多模数除法器8之32至64的除法比例N，还额外地考虑到可能具有该分频器5以及该多路复用器7之0.25的该等步骤尺寸ΔN时，则该所述序之∑Δ分数N PLL的整体结果将会是，除法数值32至63.75可以被设定为具有一步骤尺寸0.25。
在图4中的该锁相回路系已经于前言介绍的叙述中完成描述。
参考符号列表1 phase detector 相位检测器2 charge pump电荷泵3 Loop filter回路滤波器4 oscillator，controlled 受控制振荡器5 2frequency divider 2分频器6 output amplifier 输出放大器7 multiplexer多路复用器8 multimodulus divider 多模数除法器9 ∑Δmodulator ∑Δ调制器10 control unit 控制单元ll summing element 加总组件N division factor除法因子L number of divider stages 分频器级之数量frefreference frequency参考频率foutoutput frequency输出频率fvcooscillator frequency振荡器频率ΔN minimum step size最小步骤尺寸
权利要求
1.一种具有一调制器的锁相回路，具有一顺向路径，其包括-一相位比较器(1)，具有一第一输入端，以用于供给一处于一参考频率(fref)的信号，以及具有一第二输入端；-一受控制之振荡器(4)，具有一控制输入端，系被耦接至该相位比较器(1)的一输出端；以及-一分频器(5)，具有一信号输入端，系被连接至该受控制振荡器(4)的一输出端，具有一形成该信号输出的输出端，以用于自该锁相回路分接一处于一输出频率(fout)的信号，以及具有至少三个另外的输出端，系加以设计为用于分接已相关于该信号输出而进行相位偏移之分别处于该输出频率(fref)之信号；具有一反馈路径，其包括-一多路复用器(7)，具有复数个输入端，其每一个系相关于、并连接至该分频器(5)的该等输出端，具以一输出端，以及具有至少一控制输入端；以及-一多模数除法器(8)，具有一连接至该多路复用器(7)之该输出端的输入端，具有一连接至该相位比较器(1)之该第二输入端的输出端，以及具有至少一控制输入端，以用于预先选择除法比例；以及具有一控制单元(9)，其系被耦接至该多路复用器的以及该多模数除法器的该等控制输入端，且该控制单元(9)系为一∑Δ调制器的形式。
2.根据权利要求1所述之锁相回路，其特征在于，该分频器(5)系加以设计为一除以二分频器(division-by-twofrequency divider)，以使得该被提供于该受控制振荡器(4)之该输出端处之该信号的频率(fvco)会对应于该输出频率(fout)的两倍。
3.根据权利要求1或2所述之锁相回路，其特征在于，该分频器(5)系具有四个输出端，加以设计为用于提供四个处于该输出频率(fout)、且系相对于彼此而阶段相位偏移90°的四个信号。
4.根据权利要求1至3任一项所述之锁相回路，其特征在于，一控制组件(10)系加以提供，其系用于将该多路复用器(7)之该控制输入端耦接至该∑Δ调制器(9)，以及系具有一控制输入端，加以设计以用于供给为该∑Δ调制器(9)所递送之最不重要位的至少二控制位(C0，C1)。
5.根据权利要求1至4任一项所述之锁相回路，其特征在于，一包括一电荷泵电路(2)以及一回路滤波器(3)的串联电路系加以提供，以用于将该相位比较器(1)耦接至该受控制振荡器(4)的该控制输入端。
6.根据权利要求1至5任一项所述之锁相回路，其特征在于，该多模数除法器(8)系包括一串联电路，包含复数个2/3分频器级，及/或1/2/3分频器级，以允许分别在一频率除法比例2以及一频率除法比例3之间、或是在一频率除法比例1、在一频率除法比例2、以及一频率除法比例3之间的转换。
全文摘要
本发明系提供一具有一调制器的锁相回路，其系以一∑Δ分数N锁相回路做为基础，在该PLL的顺向路径之中，振荡器(4)的输出端系具有一额外的分频器(5)，以用于提供该PLL处于复数个不同相位的输出频率(f
文档编号H03C3/09GK1720663SQ200380105224
公开日2006年1月11日 申请日期2003年12月1日 优先权日2002年12月6日
发明者G·里普马, E·瓦格纳 申请人:因芬尼昂技术股份公司