本发明涉及电子信息技术领域，更具体地说，涉及多电压域的输入/输出缓冲器。
背景技术：
当使用MOS作为输入/输出缓冲器的基本器件时，若所述输入/输出缓冲器的工作电压与所述MOS的耐压值不一致，则会存在下述问题：其一，低耐压值的MOS在高压情况下应用时会发生过压击穿。虽然将多个低耐压值的MOS进行叠加后可增强其抗压能力，但势必会造成所述输入/输出缓冲器面积过大，同时会使所述输入/输出缓冲器中的ESD(Electro-Staticdischarge，静电泄放)设计过于复杂；其二，MOS的耐压值越高，阈值电压就越高，而阈值电压越高的MOS在低压情况下应用时，其过驱动电压随PVT(process-voltage-temperature，工艺-电压-温度)变化而产生的变化范围就越大，容易超出允许的变化范围而直接影响到所述输入/输出缓冲器的性能。因此，如何在避免上述负面影响的前提下，实现输入/输出缓冲器的多电压域设计(即能够兼容多种工作电压的设计)，成为本领域技术人员亟待解决的问题。
技术实现要素：
有鉴于此，本发明提供一种多电压域的输入/输出缓冲器，以在不增加输入/输出缓冲器的面积和ESD保护电路设计难度、并改善所述输入/输出缓冲器的性能的前提下，实现所述输入/输出缓冲器的多电压域设计。一种多电压域的输入/输出缓冲器，包括电源电压检测电路，预驱动级，具有第一MOS和第二MOS的低电压应用驱动级，具有第三MOS和第四MOS的高电压应用驱动级，以及具有第五MOS、第六MOS、第七MOS和第八MOS的防过压电路，其中：所述电源电压检测电路具有与输入/输出缓冲器的工作电源相连的输入引脚，以及与所述预驱动级相连的第一输出引脚和第二输出引脚，用于在检测到所述工作电源为高电压域时，控制所述第一输出引脚输出低电平、第二输出引脚输出高电平，以及在检测到所述工作电源为低电压域时，控制所述第一输出引脚输出高电平、第二输出引脚输出低电平；所述预驱动级具有第一输出引脚、第二输出引脚、第三输出引脚和第四输出引脚，用于在检测到所述电源电压检测电路的第一输出引脚为高电平、第二输出引脚为低电平时，控制所述预驱动级的第三输出引脚输出高电平、第四输出引脚输出低电平，以及在检测到所述电源电压检测电路的第一输出引脚为低电平、第二输出引脚为高电平时，控制所述预驱动级的第一输出引脚输出高电平、第二输出引脚输出低电平；对于所述第一MOS，其栅极接所述预驱动级的第一输出引脚，其漏极接所述第二MOS的漏极；对于所述第二MOS，其栅极接所述预驱动级的第二输出引脚，其源极接地；对于所述第三MOS，其栅极接所述预驱动级的第三输出引脚，其源极接所述输入/输出缓冲器的工作电源，其漏极接所述第四MOS的漏极；对于所述第四MOS，其栅极接所述预驱动级的第四输出引脚，其源极接地；对于所述第五MOS，其栅极接所述电源电压检测电路的第一输出引脚，其漏极接输入/输出缓冲器的工作电源，其源极分别接所述第一MOS的源极和所述第七MOS的漏极；对于所述第六MOS，其栅极接所述电源电压检测电路的第一输出引脚，其漏极接所述第三MOS的漏极，其源极接所述第二MOS的漏极；对于所述第七MOS，其栅极接所述电源电压检测电路的第二输出引脚，其源极接地；对于所述第八MOS，其栅极接所述电源电压检测电路的第二输出引脚，其漏极接所述第二MOS的漏极，其源极接地；其中，所述第一MOS为低耐压值的PMOS，所述第二MOS为低耐压值的NMOS，所述第三MOS为高耐压值的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为高耐压值的NMOS。其中，所述第一MOS为耐压值等于1.2V的PMOS，所述第二MOS为耐压值等于1.2V的NMOS，所述第三MOS为耐压值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于3.3V的NMOS。其中，所述第一MOS为耐压值等于1.2V的PMOS，所述第二MOS为耐压值等于1.2V的NMOS，所述第三MOS为耐压值等于2.5V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于2.5V的NMOS。其中，所述第一MOS为耐压值等于1.2V的PMOS，所述第二MOS为耐压值等于1.2V的NMOS，所述第三MOS为耐压值等于1.8V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于1.8V的NMOS。其中，所述第一MOS为耐压值等于1.8V的PMOS，所述第二MOS为耐压值等于1.8V的NMOS，所述第三MOS为耐压值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于3.3V的NMOS。其中，所述第一MOS为耐压值等于1.8V的PMOS，所述第二MOS为耐压值等于1.8V的NMOS，所述第三MOS为耐压值等于2.5V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于2.5V的NMOS。其中，所述第一MOS为耐压值等于2.5V的PMOS，所述第二MOS为耐压值等于2.5V的NMOS，所述第三MOS为耐压值等于3.3V的PMOS，所述第四MOS、第五MOS、第六MOS、第七MOS和第八MOS均为耐压值等于3.3V的NMOS。从上述的技术方案可以看出，本发明通过在检测到输入/输出缓冲器工作于高电压域时，关闭以低耐压值的MOS作为基本器件的低压应用驱动级、启动以高耐压值的MOS作为基本器件的高电压应用驱动级；在检测到输入/输出缓冲器工作于低电压域时，启动所述低压应用驱动级、关闭所述高电压应用驱动级；从而，降低了高耐压值的MOS在低压应用时受PVT变化的影响，改善了输入/输出缓冲器的性能；同时，避免了低耐压值的MOS在高压应用时发生过压击穿，且由于无需再使用多个低耐压值的MOS进行叠加抗压，因此不会增加输入/输出缓冲器的面积和ESD保护电路设计难度。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明实施例公开的多电压域的输入/输出缓冲器结构示意图。具体实施方式为了引用和清楚起见，下文中使用的技术名词、简写或缩写总结如下：MOS：MetalOxideSemiconductorFET，金属氧化物半导体场效应晶体管；PMOS：P-MetalOxideSemiconductorFET，P沟道金属氧化物半导体场效应晶体管；NMOS：N-MetalOxideSemiconductorFET，N沟道金属氧化物半导体场效应晶体管；ESD：Electro-Staticdischarge，静电泄放；SSN：SimultaneousSwitchNoise，同步开关噪声。下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。参见图1，本发明实施例公开了一种多电压域的输入/输出缓冲器，以在不增加输入/输出缓冲器的面积和ESD保护电路设计难度、并改善所述输入/输出缓冲器的性能的前提下，实现所述输入/输出缓冲器的多电压域设计，它包括：具有第一MOS和第二MOS的低电压应用驱动级10，具有第三MOS和第四MOS的高电压应用驱动级20，具有第五MOS、第六MOS、第七MOS和第八MOS的防过压电路30，电源电压检测电路40，以及预驱动级50；其中：电源电压检测电路40具有与输入/输出缓冲器的工作电源VCC相连的输入引脚，以及与预驱动级50相连的第一输出引脚和第二输出引脚；预驱动级20具有第一输出引脚、第二输出引脚、第三输出引脚和第四输出引脚。为便于描述所述多电压域的输入/输出缓冲器的电路拓扑，下面定义其第一MOS、第二MOS、第三MOS、第四MOS、第五MOS、第六MOS、第七MOS和第八MOS分别为M1、M2、M3、M4、M5、M6、M7和M8，定义电源电压检测电路40的第一输出引脚和第二输出引脚分别为VLV_EN和VLV_ENB，定义预驱动级50的第一输出引脚、第二输出引脚、第三输出引脚和第四输出引脚分别为VLpre_driver_P、VLpre_driver_N、VHpre_driver_P和VHpre_driver_N。则所述多电压域的输入/输出缓冲器的电路拓扑，具体为：1)在低电压应用驱动级10中对于M1，其栅极接预驱动级50的VLpre_driver_P脚，其漏极接M2的漏极；对于M2，其栅极接预驱动级50的VLpre_driver_N脚，其源极接地VSS；2)在高电压应用驱动级20中对于M3，其栅极接预驱动级50的VHpre_driver_P脚，其源极接输入/输出缓冲器的工作电源VCC，其漏极接M4的漏极；对于M4，其栅极接预驱动级50的VHpre_driver_N脚，其源极接地VSS；3)在防过压电路30中对于M5，其栅极接电源电压检测电路40的VLV_EN脚，其漏极接输入/输出缓冲器的工作电源VCC，其源极分别接M1的源极和M7的漏极；对于M6，其栅极接电源电压检测电路40的VLV_EN脚，其漏极接M3的漏极，其源极接M1的漏极；对于M7，其栅极接电源电压检测电路40的VLV_ENB脚，其源极接地VSS；对于M8，其栅极接电源电压检测电路40的VLV_ENB脚，其漏极接M2的漏极，其源极接地VSS；4)M1为低耐压值的PMOS，M2为低耐压值的NMOS，M3为高耐压值的PMOS，M4、M5、M6、M7和M8均为高耐压值的NMOS；5)所述多电压域的输入/输出缓冲器的信息输入端口IN即预驱动级50的信息输入端口IN；所述多电压域的输入/输出缓冲器的信息输出端口PAD即M3的漏极，也即M4的漏极，也即M6的漏极。最终构建得到的所述多电压域的输入/输出缓冲器的工作原理如下：电源电压检测电路40以输入/输出缓冲器的工作电压作为输入，在检测到所述输入/输出缓冲器工作在高电压域时，控制VLV_EN脚输出低电平逻辑“0”、控制VLV_ENB脚输出高电平逻辑“1”；以及在检测到所述输入/输出缓冲器工作在低电压域时，控制VLV_EN脚输出高电平逻辑“1”、控制VLV_ENB脚输出低电平逻辑“0”。预驱动级50接收VLV_EN脚和VLV_ENB脚传送来的电平信号，在检测到VLV_EN脚为低电平逻辑“0”、VLV_ENB脚为高电平逻辑“1”时，控制VLpre_driver_P脚输出高电平逻辑“1”、控制VLpre_driver_N脚输出低电平逻辑“0”；以及在检测到VLV_EN脚为高电平逻辑“1”、VLV_ENB脚为低电平逻辑“0”时，控制VHpre_driver_P脚输出高电平逻辑“1”、控制VHpre_driver_N脚输出低电平逻辑“0”。那么，在输入/输出缓冲器工作于高电压域，即VLV_EN脚为低电平逻辑“0”、VLV_ENB脚为高电平逻辑“1”、VLpre_driver_P脚为高电平逻辑“1”、VLpre_driver_N脚为低电平逻辑“0”的情况下，存在：①M1和M2关断，即低电压应用驱动级10关闭；②预驱动级50驱动高电压应用驱动级20开启；具体的，预驱动级50利用信息输入端口IN接收二进制信息，利用VHpre_driver_P脚和VHpre_driver_N脚向M3和M4发送驱动信号，以驱动高电压应用驱动级20的信息输出端口PAD输出需要的脉冲信号；③M5关断，用于隔离开M1与输入/输出缓冲器的电源电压VCC的连接，防止M1过压；M6关断，用于隔离开M2与信息输出端口PAD的连接，防止M2过压；④M7导通，用于将NET01端(即M5的源极，也即M1的源极)拉低，防止M5漏电将NET01端充电至高电压；M8导通，用于将NET02端(即M1的漏极，也即M2的漏极)拉低，防止M6漏电将NET02端充电至高电压。在输入/输出缓冲器工作于低电压域，即VLV_EN脚为低电平逻辑“1”、VLV_ENB脚为高电平逻辑“0”、VHpre_driver_P脚为高电平逻辑“1”、VHpre_driver_N脚为低电平逻辑“0”的情况下，存在：①M3和M4关断，即高电压应用驱动级20关闭；②M5和M6导通，M7和M8关断；③预驱动级50驱动低电压应用驱动级10开启；具体的，预驱动级50利用信息输入端口IN接收二进制信息，利用VLpre_driver_P脚和VLpre_driver_N脚向M1和M2发送驱动信号，以驱动低电压应用驱动级10的信息输出端口PAD输出需要的脉冲信号。由此可见，本实施例通过在检测到输入/输出缓冲器工作于高电压域时，关闭以低耐压值的MOS作为基本器件的低压应用驱动级、启动以高耐压值的MOS作为基本器件的高电压应用驱动级；在检测到输入/输出缓冲器工作于低电压域时，启动所述低压应用驱动级、关闭所述高电压应用驱动级；从而，降低了高耐压值的MOS在低压应用时受PVT变化的影响，改善了输入/输出缓冲器的性能；同时，避免了低耐压值的MOS在高压应用时发生过压击穿，且由于无需再使用多个低耐压值的MOS进行叠加抗压，因此不会增加输入/输出缓冲器的面积和ESD保护电路设计难度(由于现有的输入/输出缓冲器将驱动级直接复用到ESD保护电路中作为ESD保护电路的一部分，若所述驱动级结构复杂必然会使ESD保护电路设计难度增加，而本实施例由于无需使用多个低耐压值的MOS进行叠加抗压，因此高电压应用驱动级20结构简单，将其复用到ESD保护电路中不会增加所述ESD保护电路的设计难度)。其中，考虑到输入/输出缓冲器的工作电压域主要是3.3V电压域、2.5V电压域、1.8V电压域和1.2V电压域，因此本实施例提供所述输入/输出缓冲器的几项具体应用实例，包括：①以耐压值等于1.2V和3.3V的MOS作为基本器件的输入/输出缓冲器，其中：M1为耐压值等于1.2V的PMOS，M2为耐压值等于1.2V的NMOS，M3为耐压值等于3.3V的PMOS，M4、M5、M6、M7和M8均为耐压值等于3.3V的NMOS。②以耐压值等于1.2V和2.5V的MOS作为基本器件的输入/输出缓冲器，其中：M1为耐压值等于1.2V的PMOS，M2为耐压值等于1.2V的NMOS，M3为耐压值等于2.5V的PMOS，M4、M5、M6、M7和M8均为耐压值等于2.5V的NMOS。③以耐压值等于1.2V和1.8V的MOS作为基本器件的输入/输出缓冲器，其中：M1为耐压值等于1.2V的PMOS，M2为耐压值等于1.2V的NMOS，M3为耐压值等于1.8V的PMOS，M4、M5、M6、M7和M8均为耐压值等于1.8V的NMOS。④以耐压值等于1.8V和3.3V的MOS作为基本器件的输入/输出缓冲器，其中：M1为耐压值等于1.8V的PMOS，M2为耐压值等于1.8V的NMOS，M3为耐压值等于3.3V的PMOS，M4、M5、M6、M7和M8均为耐压值等于3.3V的NMOS。⑤以耐压值等于1.8V和2.5V的MOS作为基本器件的输入/输出缓冲器，其中：M1为耐压值等于1.8V的PMOS，M2为耐压值等于1.8V的NMOS，M3为耐压值等于2.5V的PMOS，M4、M5、M6、M7和M8均为耐压值等于2.5V的NMOS。⑥以耐压值等于2.5V和3.3V的MOS作为基本器件的输入/输出缓冲器，其中：M1为耐压值等于2.5V的PMOS，M2为耐压值等于2.5V的NMOS，M3为耐压值等于3.3V的PMOS，M4、M5、M6、M7和M8均为耐压值等于3.3V的NMOS。上述几种输入/输出缓冲器的兼容电压域根据实际情况选定。以第①种输入/输出缓冲器为例，其兼容电压域包括1.2V电压域和3.3V电压域，在对PVT影响要求较低的场合，也可令其同时兼容1.8V电压域和2.5V电压域，即，第①种输入/输出缓冲器默认1.8V电压域、2.5V电压域和3.3V电压域为高电压域，默认1.2V电压域为低电压域。再以第④种输入/输出缓冲器为例，其兼容电压域包括1.8V电压域和3.3V电压域，在对PVT影响要求较低的场合，也可令其同时兼容2.5V电压域，即，第④种输入/输出缓冲器默认2.5V电压域和3.3V电压域为高电压域，默认1.8V电压域为低电压域。其他实例原理相同，不再一一列举。最后需要说明的是，所述输入/输出缓冲器在生产开发时，还需要对防过压电路中的M5和M6的阻抗以及所述输入/输出缓冲器的延迟进行考量，如：根据防过压电路在不同PVT条件下工作时所表现出来的阻抗，来分析其对输入/输出缓冲器的性能造成的影响；以及根据防过压电路的阻抗来估算其对SSN造成的影响，从而，合理选择M5和M6的阻抗，并对输入/输出缓冲器的开启速度及其各个输入/输出缓冲器的开启时序进行微调，改善SSN的性能。综上所述，本实施例通过在检测到输入/输出缓冲器工作于高电压域时，关闭以低耐压值的MOS作为基本器件的低压应用驱动级、启动以高耐压值的MOS作为基本器件的高电压应用驱动级；在检测到输入/输出缓冲器工作于低电压域时，启动所述低压应用驱动级、关闭所述高电压应用驱动级；从而：降低了高耐压值的MOS在低压应用时受PVT变化的影响，改善了输入/输出缓冲器的性能；同时，避免了低耐压值的MOS在高压应用时发生过压击穿，且由于无需再使用多个低耐压值的MOS进行叠加抗压，因此不会增加输入/输出缓冲器的面积和ESD保护电路设计难度，所述ESD保护电路可直接复用为高电压应用驱动级使用。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明实施例的精神或范围的情况下，在其它实施例中实现。因此，本发明实施例将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。