一种高精度高动态范围的全差分放大器电路的制作方法

本发明涉及一种全差分放大器电路，尤其涉及一种高精度高动态范围的全差分放大器电路，属于集成电路领域。

背景技术：

全差分放大器电路是一种差分输入和差分输出的电路结构，由于P型MOS管和N型MOS管的电流不能完美匹配，容易导致输出共模电平发生偏移，所以全差分放大器需要共模反馈模块来稳定输出共模电平；全差分放大器相比单端输出放大器虽然增加了功耗，但提高了共模抑制比（CMRR）和输出电压摆幅，更加适合应用在一些高精度高线性度的场合。

具体地讲，全差分放大器一般包括套筒式共源共栅、折叠式共源共栅两种结构，但是套筒式共源共栅结构存在输入共模限制和输入输出难以短接两个明显缺陷，所以大多数采用折叠式共源共栅结构。如果把折叠式共源共栅算作一级放大器，传统的折叠式共源共栅放大器需要在输出加一级共源放大器用来提高增益，这种电路可以称作运算跨导放大器（operation transconductance amplifier，OTA），但是由于输出端是高阻节点，所以此类放大器的电流驱动能力很弱。为了提高放大器的驱动能力，具有低功耗强驱动能力的AB类推挽电路结构被广泛应用。另一方面，为了进一步提高电路的精度，斩波技术越来越被人们关注；斩波技术是一种调制解调技术，可以在不改变原始信号的情况下，将不希望有的失调电压和1/f噪声调制到带宽以外，实现降低失调电压和噪声的效果；较为常见的情况是，将斩波开关放在折叠式共源共栅放大器的输入对管处和折叠式共源共栅放大器共源共栅级的电流源处。

所以，如果在差分放大器电路中结合运用斩波技术和AB类推挽结构的话，既可以提高电路精度，也可以提高电路的驱动能力。但是，由于AB类推挽电路需要浮动电压源偏置，如果和带有斩波技术的传统折叠式共源共栅放大器结合使用时会导致电压裕度受到限制。另外，即使将每个MOS管调到了正常工作区，由于管子的工作范围比较极限，极易受斩波开关切换或者其他因素产生的电压尖峰的影响，比如：共源共栅电流镜一个管子的漏端电压在某个极限范围才能处于饱和区，一个瞬时脉冲使这个管子的漏端电压跳出了这个极限范围，导致管子工作状态不正常，进而导致电流镜的电流失配，最终降低电路精度；而且，要使管子工作区恢复正常，受限于放大器建立时间，间接消弱了整个放大器电路的速度。

技术实现要素：

本发明的目的是克服和解决上述问题，提供一种高精度高动态范围的全差分放大器电路，结合使用了斩波技术和AB类推挽电路结构，在保证提高电路精度和驱动能力的前提下，把共源共栅形式的电流源变换成两个管子自级联形式的电流源来增大电路的电压裕度。

为实现以上目的，本发明的技术方案如下：所述整体电路包括了运放输入级、运放中间级、运放输出级、共模反馈模块、第一至第二电阻和第一至第二电容；其中，运放输入级的第一输入端、第二输入端分别作为运放输入级的同相输入端、反相输入端，运放输入级的第一输出端、运放中间级的第一输入端与共模反馈模块的第一输出端相互连接，运放输入级的第二输出端、运放中间级的第二输入端与共模反馈模块的第二输出端相互连接；运放中间级的第一、第二、第三、第四输出端分别与运放输出级的第一、第二、第三、第四输入端连接；运放输出级的第一输出端、第二输出端分别作为运放输出级的反相输入端、同相输入端；第一电阻的一端、第一电容的一端与运放输出级的反相输出端连接，第二电阻的一端、第二电容的一端与运放输出级的同相输出端连接，第一电阻、第一电容、第二电阻、第二电容的另一端与共模反馈模块的第一输入端相互连接；共模反馈模块的第二输入端外接参考电压Vref。

所述运放输入级包括第一至第六P型MOS管、第一斩波开关组；第一斩波开关组包含第十一至第十四N型MOS管，第十二、第十四N型MOS管的漏极相互连接作为第一斩波开关组的第一输入端，第十一、第十三N型MOS管的漏极相互连接作为第一斩波开关组的第二输入端，第十三、第十四N型MOS管的源极相互连接作为第一斩波开关组的第一输出端，第十一、第十二N型MOS管的源极相互连接作为第一斩波开关组的第二输出端，第十二、第十三N型MOS管的栅极外接斩波时钟信号O1，第十一、第十四N型MOS管的栅极外接斩波时钟信号O2；

运放输入级电路按以下方式连接：

第一斩波开关组的第一输入端与运放输入级的同相输入端相连接；第一斩波开关组的第二输入端与运放输入级的反相输入端相连接；第一P型MOS管的源极与电源相连接，第一P型MOS管的漏极与第二P型MOS管的源极相连接，第一、第二P型MOS管的栅极与电压偏置VP1相连接，则第一P型MOS管和第二P型MOS管构成一个自级联式电流源，下文提及的类似结构亦然；第三、第四P型MOS管的源极第二P型MOS管的漏极相连接，第三P型MOS管的漏极与第五P型MOS管的源极相连接，第三P型MOS管的栅极、第五P型MOS管的栅极与第一斩波开关组的第一输出端相连接，第四P型MOS管的漏极与第六P型MOS管的源极相连接，第四P型MOS管的栅极、第六P型MOS管的栅极与第一斩波开关组的第二输出端相连接，第五P型MOS管的漏极作为运放输入级的第一输出端，第六P型MOS管漏极作为运放输入级的第二输出端。

所述运放中间级包括第一至第六N型MOS管、第七至第十二P型MOS管、第二至第三斩波开关组；第二斩波开关组包含第十五至第十八N型MOS管，第十五、第十六N型MOS管的源极相互连接作为第二斩波开关组的第一输入端，第十七、第十八N型MOS管的源极相互连接作为第二斩波开关组的第二输入端，第十五、第十七N型MOS管的漏极相互连接作为第二斩波开关组的第一输出端，第十六、第十八N型MOS管的漏极相互连接作为第二斩波开关组的第二输出端，第十五、第十八N型MOS管的栅极外接斩波时钟信号O3，第十六、第十七N型MOS管的栅极外接斩波时钟信号O4；第三斩波开关组包含第十五至第十八P型MOS管，第十五、第十七P型MOS管的源极相互连接作为第三斩波开关组的第一输入端，第十六、第十八P型MOS管的源极相互连接作为第三斩波开关组的第二输入端，第十五、第十六P型MOS管的漏极相互连接作为第三斩波开关组的第一输出端，第十七、第十八P型MOS管的漏极相互连接作为第三斩波开关组的第二输出端，第十五、第十八P型MOS管的栅极外接斩波时钟信号O5，第十六、第十七P型MOS管的栅极外接斩波时钟信号O6；

运放中间级电路按以下方式连接：

第一、第二N型MOS管的源极与地相连接，第一、第二、第三、第四N型MOS管的栅极与电压偏置VN1相连接，第一N型MOS管的漏极与第二斩波开关组的第一输入端相互连接作为运放中间级的第一输入端，第二N型MOS管的漏极与第二斩波开关组的第二输入端相互连接作为运放中间级的第二输入端，第二斩波开关组的第一输出端与第三N型MOS管的源极相连接，第二斩波开关组的第二输出端与第四N型MOS管的源极相连接；第三N型MOS管的漏极、第五N型MOS管的源极、第七P型MOS管的漏极相互连接作为运放中间级的第一输出端，第五N型MOS管的漏极、第七P型MOS管的源极、第九P型MOS管的漏极相互连接作为运放中间级的第二输出端，第四N型MOS管的漏极、第六N型MOS管的源极、第八P型MOS管的漏极相互连接作为运放中间级的第三输出端，第六N型MOS管的漏极、第八P型MOS管的源极、第十P型MOS管的漏极相互连接作为运放中间级的第四输出端，第五、第六N型MOS管的栅极与电压偏置VB2相连接，第七、第八P型MOS管的栅极与电压偏置VB1相连接；第九P型MOS管的源极与第三斩波开关组的第一输出端相连接，第十P型MOS管的源极与第三斩波开关组的第二输出端相连接，第三斩波开关组的第一输入端与第十一P型MOS管的漏极相连接，第三斩波开关组的第二输入端与第十二P型MOS管的漏极相连接，第九、第十、第十一、第十二P型MOS管的栅极与电压偏置VP1相连接，第十一、第十二P型MOS管的源极与电源相连接；

所述运放输出级包括第七N型MOS管、第八N型MOS管、第十三P型MOS管、第十四P型MOS管、第三至第六电阻、第三至第六电容；其中，第七、第八N型MOS管的源极与地相连接，第十三、第十四P型MOS管的源极与电源相连接；第七N型MOS管的栅极、第三电阻的一端与运放中间级的第三输出端相互连接，第十三P型MOS管的栅极、第四电阻的一端与运放中间级的第四输出端相互连接，第七N型MOS管的漏极、第三电容的一端、第四电容的一端、第十三P型MOS管的漏极相互连接作为运放输出级反相输出端，第三电阻与第三电容的另一端相互连接，第四电阻与第四电容的另一端相互连接；第八N型MOS管的栅极、第五电阻的一端与运放中间级的第一输出端相互连接，第十四P型MOS管的栅极、第六电阻的一端与运放中间级的第二输出端相互连接，第八N型MOS管的漏极、第五电容的一端、第六电容的一端、第十四P型MOS管的漏极相互连接作为运放输出级同相输出端，第五电阻与第五电容的另一端相互连接，第六电阻与第六电容的另一端相互连接；

所述共模反馈模块包括误差放大器A1、第九N型MOS管、第十N型MOS管；其中，误差放大器A1的反相输入端、同相输入端分别作为共模反馈模块的第一输入端、第二输入端，误差放大器A1的输出端、第九N型MOS管的栅极、第十N型MOS管的栅极相连接，第九、第十N型MOS管的源极与地相连接，第九N型MOS管的漏极作为共模反馈模块（4）的第二输出端，第十N型MOS管的漏极作为共模反馈模块（4）的第一输出端。

与现有技术相比，本发明具有以下效果：

（1）本发明中的运放输入级和运放中间级都加入了斩波开关组，既能将输入端的失调和1/f噪声调制到高频，也能将共源共栅结构的N型电流源负载和P型电流源负载中存在的失调和1/f噪声调制到高频，尽可能多的消除电路中存在的失调和1/f噪声；

（2）本发明中的运放输出级采用AB类推挽电路结构，大大增强电路的驱动能力，而且输出级静态功耗也降低了；

（3）本发明中输入级中的P型MOS管电流源负载、P型MOS管差分对管以及中间级中的电流源均采用两管自级联形式，相比cascode结构提高了电压裕度，而且间接增加了电路的精度；

（4）本发明中共模反馈模块中的误差放大器A1的输出端先连接在第九、第十N型MOS管的栅极上，用来调节第九、第十N型MOS管电流大小，间接调节运放输入级的第二、第一输出端电压的大小，降低了反馈误差，更有利于输出共模电平的稳定。

附图说明

图1是本实施例中全差分放大器电路的整体框架图；

图2是本实施例中全差分放大器电路的整体电路图；

图3（a）是本实施例中第一斩波开关组电路图；

图3（b）是本实施例中第二斩波开关组电路图；

图3（c）是本实施例中第三斩波开关组电路图；

图4是本实施例中斩波技术原理框图；

图5是本实施例中自级联结构图；

图6是本实施例中斩波时钟信号时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细地描述。

本实施例中的一种高精度高动态范围的全差分放大器电路，其整体框架图如图1所示，包括运放输入级1、运放中间级2、运放输出级3、共模反馈模块4、第一电阻R1、第二电阻R2和第一电容C1、第二电容C2；其中，运放输入级1的第一输入端、第二输入端分别作为运放输入级的同相输入端、反相输入端，运放输入级1的第一输出端、运放中间级2的第一输入端与共模反馈模块4的第一输出端相互连接，运放输入级1的第二输出端、运放中间级2的第二输入端与共模反馈模块4的第二输出端相互连接；运放中间级2的第一、第二、第三、第四输出端分别与运放输出级3的第一、第二、第三、第四输入端连接；运放输出级3的第一输出端、第二输出端分别作为运放输出级的反相输入端、同相输入端；第一电阻R1的一端、第一电容C1的一端与运放输出级的反相输出端连接，第二电阻R2的一端、第二电容C2的一端与运放输出级的同相输出端连接，第一电阻R1、第一电容C1、第二电阻R2、第二电容C2的另一端与共模反馈模块4的第一输入端相互连接；共模反馈模块4的第二输入端外接参考电压Vref。

如图2所示，所述运放输入级1包括第一至第六P型MOS管、第一斩波开关组；如图3（a）所示，第一斩波开关组包含第十一至第十四N型MOS管，第十二、第十四N型MOS管的漏极相互连接作为第一斩波开关组的第一输入端，第十一、第十三N型MOS管的漏极相互连接作为第一斩波开关组的第二输入端，第十三、第十四N型MOS管的源极相互连接作为第一斩波开关组的第一输出端，第十一、第十二N型MOS管的源极相互连接作为第一斩波开关组的第二输出端，第十二、第十三N型MOS管的栅极外接斩波时钟信号O1，第十一、第十四N型MOS管的栅极外接斩波时钟信号O2。

运放输入级电路按以下方式连接：

第一斩波开关组的第一输入端与运放输入级的同相输入端相连接；第一斩波开关组的第二输入端与运放输入级的反相输入端相连接；第一P型MOS管的源极与电源相连接，第一P型MOS管的漏极与第二P型MOS管的源极相连接，第一、第二P型MOS管的栅极与电压偏置VP1相连接，则第一P型MOS管和第二P型MOS管构成一个自级联式电流源，以图5所示的两个N型MOS管自级联结构为例，一个宽长比为W/L的管子与一个宽长比为m*(W/L)的管子串联，可以等效得到一个m*W/(m+1)*L的管子，可见等效管子的宽和长都呈倍增加，大大增加了等效面积，下文提及的类似结构亦然；第三、第四P型MOS管的源极第二P型MOS管的漏极相连接，第三P型MOS管的漏极与第五P型MOS管的源极相连接，第三P型MOS管的栅极、第五P型MOS管的栅极与第一斩波开关组的第一输出端相连接，第四P型MOS管的漏极与第六P型MOS管的源极相连接，第四P型MOS管的栅极、第六P型MOS管的栅极与第一斩波开关组的第二输出端相连接，第五P型MOS管的漏极作为运放输入级的第一输出端，第六P型MOS管漏极作为运放输入级的第二输出端。

如图2所示，所述运放中间级2包括第一至第六N型MOS管、第七至第十二P型MOS管、第二至第三斩波开关组；如图3（b）所示，第二斩波开关组包含第十五至第十八N型MOS管，第十五、第十六N型MOS管的源极相互连接作为第二斩波开关组的第一输入端，第十七、第十八N型MOS管的源极相互连接作为第二斩波开关组的第二输入端，第十五、第十七N型MOS管的漏极相互连接作为第二斩波开关组的第一输出端，第十六、第十八N型MOS管的漏极相互连接作为第二斩波开关组的第二输出端，第十五、第十八N型MOS管的栅极外接斩波时钟信号O3，第十六、第十七N型MOS管的栅极外接斩波时钟信号O4；如图3（c）所示，第三斩波开关组包含第十五至第十八P型MOS管，第十五、第十七P型MOS管的源极相互连接作为第三斩波开关组的第一输入端，第十六、第十八P型MOS管的源极相互连接作为第三斩波开关组的第二输入端，第十五、第十六P型MOS管的漏极相互连接作为第三斩波开关组的第一输出端，第十七、第十八P型MOS管的漏极相互连接作为第三斩波开关组的第二输出端，第十五、第十八P型MOS管的栅极外接斩波时钟信号O5，第十六、第十七P型MOS管的栅极外接斩波时钟信号O6。

运放中间级电路按以下方式连接：

第一、第二N型MOS管的源极与地相连接，第一、第二、第三、第四N型MOS管的栅极与电压偏置VN1相连接，第一N型MOS管的漏极与第二斩波开关组的第一输入端相互连接作为运放中间级的第一输入端，第二N型MOS管的漏极与第二斩波开关组的第二输入端相互连接作为运放中间级的第二输入端，第二斩波开关组的第一输出端与第三N型MOS管的源极相连接，第二斩波开关组的第二输出端与第四N型MOS管的源极相连接；第三N型MOS管的漏极、第五N型MOS管的源极、第七P型MOS管的漏极相互连接作为运放中间级的第一输出端，第五N型MOS管的漏极、第七P型MOS管的源极、第九P型MOS管的漏极相互连接作为运放中间级的第二输出端，第四N型MOS管的漏极、第六N型MOS管的源极、第八P型MOS管的漏极相互连接作为运放中间级的第三输出端，第六N型MOS管的漏极、第八P型MOS管的源极、第十P型MOS管的漏极相互连接作为运放中间级的第四输出端，第五、第六N型MOS管的栅极与电压偏置VB2相连接，第七、第八P型MOS管的栅极与电压偏置VB1相连接；第九P型MOS管的源极与第三斩波开关组的第一输出端相连接，第十P型MOS管的源极与第三斩波开关组的第二输出端相连接，第三斩波开关组的第一输入端与第十一P型MOS管的漏极相连接，第三斩波开关组的第二输入端与第十二P型MOS管的漏极相连接，第九、第十、第十一、第十二P型MOS管的栅极与电压偏置VP1相连接，第十一、第十二P型MOS管的源极与电源相连接。

如图2所示，所述运放输出级3包括第七N型MOS管、第八N型MOS管、第十三P型MOS管、第十四P型MOS管、第三至第六电阻、第三至第六电容；其中，第七、第八N型MOS管的源极与地相连接，第十三、第十四P型MOS管的源极与电源相连接；第七N型MOS管的栅极、第三电阻的一端与运放中间级的第三输出端相互连接，第十三P型MOS管的栅极、第四电阻的一端与运放中间级的第四输出端相互连接，第七N型MOS管的漏极、第三电容的一端、第四电容的一端、第十三P型MOS管的漏极相互连接作为运放输出级反相输出端，第三电阻与第三电容的另一端相互连接，第四电阻与第四电容的另一端相互连接；第八N型MOS管的栅极、第五电阻的一端与运放中间级的第一输出端相互连接，第十四P型MOS管的栅极、第六电阻的一端与运放中间级的第二输出端相互连接，第八N型MOS管的漏极、第五电容的一端、第六电容的一端、第十四P型MOS管的漏极相互连接作为运放输出级同相输出端，第五电阻与第五电容的另一端相互连接，第六电阻与第六电容的另一端相互连接。

如图2所示，所述共模反馈模块4包括误差放大器A1、第九N型MOS管、第十N型MOS管；其中，误差放大器A1的反相输入端、同相输入端分别作为共模反馈模块的第一输入端、第二输入端，误差放大器A1的输出端、第九N型MOS管的栅极、第十N型MOS管的栅极相连接，第九、第十N型MOS管的源极与地相连接，第九N型MOS管的漏极作为共模反馈模块4的第二输出端，第十N型MOS管的漏极作为共模反馈模块4的第一输出端。

为了方便描述，第一至第十八N型MOS管用NM1至NM18代替，第一至第十八P型MOS管用PM1至PM18代替，第一至第六电阻用R1至R6代替，第一至第六电容用C1至C6代替，第一至第三斩波开关组用chopper1至chopper3代替；本实施例的电路工作原理如下：

a. 两管自级联结构原理及作用：

如图4所示，以两个N型MOS管N1、N2自级联为例，可以使等效成一个N型MOS管N3，N2的宽长比是N1的m倍，可以使N3的宽等效为N1的宽的m倍，使N3的长等效为N1的宽的m+1倍，大大增加了管子的等效面积，有利于降低MOS管的1/f噪声和失配；如图2所示，差分输入对管及其电流源负载、共源共栅结构中的N型MOS管电流源和P型MOS管电流源都是采用两管自级联技术，有效降低了电路的失配和噪声；另外，N1必然处于线性区，相对于共源共栅式电流源来说，提高了电压裕度；

b. 斩波技术的实现方式：

可从图5(a)、(b)、(c)、(d)看出斩波技术的原理，即输入信号vin经一组斩波开关将其频谱被搬移到斩波频率的奇次谐波分量上，通过增益为A(f)的放大器后再经一组斩波开关将其频谱搬移至斩波频率的偶次谐波分量上，最后用滤波器滤除高频部分；失调和噪声只经过一组斩波开关，其频谱被搬移到斩波频率的奇次谐波分量上，再外接滤波器将其滤除。如图2所示，chopper1的斩波时钟信号为O1、O2，chopper2的斩波时钟信号为O3、O4，chopper3的斩波时钟信号为O5、O6；为了确保整体电路输入输出端可以处于正确的正负极性，O1、O2、O3、O4、O5、O6采用如图6所示的斩波时钟信号时序图，本发明中的六个斩波时钟信号都是频率为fchop的占空比为50%的方波信号，且O1与O2、O3与O4、O5与O6的相位是相反的；如图2所示，chopper1将输入信号调制到斩波频率的奇次谐波上后再经chopper2解调到基带和偶次谐波上；chopper2将PM3、PM4、PM5、PM6、NM1、NM2的失调和1/f噪声调制到斩波频率的奇次谐波上；chopper3将PM11、PM12的失调和1/f噪声调制到斩波频率的奇次谐波上；最后在输出端可接一个现有的稍大于输入信号截止频率的低通滤波器，将大于输入信号截止频率的高频部分滤除，实现降噪降失调效果；

c. AB类推挽电路的原理：

如图2所示，输出级是一种共源型class-AB推挽结构，也有驱动能力更大的共漏型class-AB推挽结构，但输出电压必须大于一个MOS管的栅源电压，限制了输出摆幅，所以选用共源型class-AB推挽结构；R3至R6和C3至C6被用来作MILLER补偿用来提高电路频率特性，NM5、NM6的偏置电压由VB2提供，PM7、PM8的偏置电压由VB1提供， NM5、NM6、PM7、PM8是浮动电压源，分别为NM8、、NM7、PM14、PM13提供偏置；合理设置偏置电压VB1、VB2，可以使NM8、、NM7、PM14、PM13所在支路静态电流做的很小，由于class-AB具有push-pull功能，即使静态电流小，输出支路的动态特性仍然很强；

d. 共模反馈模块原理：

共模反馈的基本过程为：检测输出共模电平、和一个参考电压比较、将误差送回偏置网络；如图2所示，R1和R2用来检测输出共模电平，C1和C2用于滤波共模电压上的纹波；检测到的输出共模电平通过误差放大器A1与参考电压Vref进行比较，会改变输出端电压的大小，从而改变NM9、NM10的电流的大小；NM2、NM1漏极的电压会随NM9、NM10的电流的大小改变而改变；实现了V-I-V的转换，相比误差放大器A1的输出端直接与电流源负载NM1、NM2的栅极连接的方式（V-I），降低了反馈误差，从而提高输出共模电平的准确性，使输出共模电平处于动态平衡状态；

通过对上述四种技术的工作原理进行了分析，并实现了上述功能。但是本发明在提高电路精度和驱动能力的同时，也存在一些问题，斩波频率越高可以使1/f噪声降低越低，但是斩波开关切换时，有电子注入、时钟馈通效应，会导致残余失调越大，因此需要在1/f噪声和残余失调之间做折衷。

以上实施例仅为本发明的基本实施例，但并非本发明覆盖内容的全部，一切在本发明精神范围以内所做的等同变换，都将在本发明保护范围以内。