新颖电平移位器的制作方法

本发明实施例涉及一种新颖电平移位器。

背景技术：

电平移位器是解决系统的在多个电压域中操作的不同部分之间的混合电压不兼容性的装置。电平移位器在当今的复杂系统中、尤其在与老式旧装置介接时是常见的。除用于标准装置接口(例如，i²c、sd卡、sim卡)的经性能优化专用电平移位器外，还存在利用或提供宽广范围的电压、频率、位宽度及io类型(例如，漏极开路或推拉)的各种各样的标准通用电平移位器。

技术实现要素：

本发明实施例提供一种电平移位器电路，其包括：第一mos晶体管，其具有耦合到第一预定供应电压vddm的源极；第二mos晶体管，其具有耦合到所述第一预定供应电压vddm的源极；第三mos晶体管，其具有耦合到所述第一mos晶体管的漏极的源极及耦合到在第二电压域vdd域中操作的输入节点的栅极；第四mos晶体管，其具有耦合到所述第二mos晶体管的漏极的源极，所述第四mos晶体管的漏极耦合到在第一电压域vddm域中操作的输出节点；及电容器，其具有耦合到所述输入节点的第一板及耦合到所述第二晶体管的所述漏极的第二板。

附图说明

当借助附图阅读时，从以下详细描述最佳地理解本揭露的各方面。应注意，根据工业中的标准实践，各种构件未按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。

图1是图解说明根据一些实施例的电平移位器的示意图。

图2是图解说明根据一些实施例的使用蒙特卡罗(montecarlo)模拟程序模拟的波形的波形图。

图3是根据一些实施例的将在于电平移位电路的输出处实施电容器的情形下的泄漏影响与在不实施所述电容器的情况下的泄漏影响进行比较的表。

图4是图解说明根据一些实施例的配置电平移位器的方法的流程图。

具体实施方式

以下揭露内容提供用于实施所提供标的物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不打算具有限制性。举例来说，在以下描述中第一构件在第二构件上方或上的形成可包含其中第一构件与第二构件形成为直接接触的实施例，且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰目的，且其自身并不指示所论述的各种实施例及/或配置之间的关系。

此外，为易于描述，本文中可使用空间相对术语(例如“下面”、“下方”、“下部”、“上面”、“上部”等)来描述一个元件或构件与另一(些)元件或构件的关系，如各图中所图解说明。除图中所描绘的定向外，所述空间相对术语还打算涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或呈其它定向)，且因此可同样地解释本文中所使用的空间相对描述符。

图1是图解说明根据一些实施例的电平移位器100的示意图。电平移位器100包含第一晶体管101、第二晶体管102、第三晶体管103、第四晶体管104、第五晶体管105、第六晶体管106、第七晶体管107、第八晶体管108、电容器109、输入节点110及输出节点111。在一个实施例中，第一晶体管101、第二晶体管102、第三晶体管103、第四晶体管104及第七晶体管107分别是pmos晶体管，而第五晶体管105、第六晶体管106及第八晶体管108分别是nmos晶体管。如图1中所展示，提供第一电压域的第一预定供应电压(vddm)连接到第一晶体管101的源极及第二晶体管102的源极。第一晶体管101的漏极连接到第三晶体管103的源极，且第二晶体管102的漏极在节点113处连接到第四晶体管104的源极。第三晶体管103的漏极连接到第五晶体管105的源极，且第三晶体管103的漏极及第五晶体管105的源极还连接到第二晶体管102的栅极。

第三晶体管103的栅极及第五nmos晶体管105的栅极连接在一起且进一步连接到输入节点110(标记为“vdd域in”)。第四晶体管104的漏极连接到第六晶体管106的源极、第一晶体管101的栅极且连接到输出节点111(标记为“vddm域out”)。第五晶体管105及第六晶体管106两者的漏极分别连接到接地。根据一些实施例，vdd及vddm连接到在不同电压域中操作或提供不同电压域的不同电压供应器。根据一些实施例，vdd连接到0.38v供应电压，且vddm连接到0.72v供应电压。

第七晶体管107的源极连接到第二预定供应电压vdd，且第七晶体管107的漏极连接到第八晶体管108的源极且形成标示为节点112的节点。第八晶体管108的漏极连接到接地。第七晶体管107的漏极及第八晶体管108的源极进一步连接到第四晶体管104的栅极。第七晶体管107的栅极及第八晶体管108的栅极连接在一起且进一步连接到输入节点110。mos电容器109的第一电容板连接到输入节点110，且电容器109的第二板连接到节点113且因此连接到第二晶体管102的漏极及第四晶体管104的源极。

上文所论述的第一预定供应电压vddm及第二预定供应电压vdd可为任何所要电压。在一些实施例中，vddm将第一供应电压提供到在第一电压域中操作的第一组装置，而vdd将第二供应电压提供到在不同于所述第一电压域的第二电压域中操作的第二组装置。根据一些实施例，vdd为0.38v且vddm为0.72v。

几乎所有数字电路均针对所有内部信号使用一致逻辑电平。然而，所述电平随系统不同而有变化。互连任两个逻辑系列通常需要例如额外上拉电阻器或为特定目的建造的接口电路(称作电平移位器)的特殊技术。电平移位器将使用一个逻辑电平的一个数字电路连接到使用另一逻辑电平的另一数字电路。电平移位器电路100经实施以介接于具有不同供应电压电平(举例来说，0.38v及0.72v)的应用之间。根据一些实施例，当不存在电容器109时，在输入节点110上的高到低转变期间，与第四晶体管104的充电电流相比，第二晶体管102的放电电流变得太强。因此，节点113处的电流变为亚稳定的。亚稳定性是在系统在除系统的最低能量状态外的配置中花费延长的时间周期时发生的现象。当节点113进入亚稳定状态时，输出节点111处的所要高到低转变将不会发生，如下文参考图2进一步详细地论述。

图2是图解说明根据一些实施例的使用模拟图1的电平移位器的蒙特卡罗模拟程序模拟的波形的波形图。原始波形201是位于输入节点110前的芯片输入，且原始波形201/206通过缓冲器(图1中未展示)与输入节点110分离。输入信号202/207是在输入节点110处捕获，信号203/208是在节点112处捕获，信号204/209是在节点113处捕获，且输出信号205/210是在输出节点111处捕获，各节点如图1中所图解说明。信号波形201、202、203、204及205是在不具有耦合电容器109的情况下各波形信号在图1中的相应点处的所模拟波形。信号波形206、207、208、209及210是在具有耦合电容器109的情况下各波形信号在图1中的相应点处的所模拟波形。

信号波形206到210图解说明耦合电容器109的效应。根据一些实施例，当在缓冲器(图1中未展示)中存在奇数级时，原始波形201上的低到高转变201在输入信号节点110处触发高到低波形202。根据其它实施例，当在缓冲器中存在偶数级时，原始波形201上的低到高转变在输入节点110处触发低到高转变波形(图2中未展示)。

根据一些实施例，高到低信号波形202在节点112处触发低到高波形203。当不存在耦合电容器109时，第二晶体管102的漏极电流及第四晶体管104的源极电流进入亚稳定状态。与第六晶体管106的充电电流相比，第四晶体管104的放电电流要强得多。因此，节点113电压信号波形204保持大致处于相同电平。预期高到低转变未能在输出信号波形205上产生。

信号波形206与如上文所论述的信号波形201相同，其为标准低到高转变。类似于信号波形202，信号波形207是节点110上的信号波形。在引入耦合电容器109的情况下，信号波形207是在vdd域中从逻辑高到逻辑低的转变。在vdd域中，逻辑高为0.38v。信号波形208是在引入耦合电容器109时节点112上的信号波形。信号波形208图解说明在vddm域中从逻辑低到逻辑高的转变，其中逻辑高为0.72v。与信号波形204相比，当电容器109耦合输入节点110与节点113时，节点113波形209从图2中标出的时间209a开始降低30mv-40mv。节点113的信号波形209中的此降低导致输出信号波形210中的所要高到低逻辑转变。如图2中所展示，信号波形210视需要在vddm域中从逻辑高0.72v降低到逻辑低0v。

图3是将在实施电容器的情况下的泄漏影响与在不实施电容器的情况下的泄漏影响进行比较的表。根据一些实施例，通过添加耦合电容器109，上文所论述的方案不产生泄漏影响且使pn比率保持原封不动。根据一些实施例，pn比率是pmos晶体管强度与nmos晶体管强度之间的比率。pn结是单晶半导体内部的两种类型的半导体材料(p型与n型)之间的边界或界面。pn结是通过掺杂(举例来说，通过离子植入、掺杂剂的扩散)或通过外延而形成。在半导体装置中，泄漏是其中移动电荷载子(电子或空穴)隧穿由邻近区中的不同掺杂浓度的选定材料(举例来说)导致的绝缘区的量子现象。泄漏随绝缘区的厚度减小而以指数方式增加。晶体管的阈值电压(通常缩写为vth或vgs(th))是在源极端子与漏极端子之间形成导电路径所需的最小栅极到源极电压差。

晶体管的阈值电压以一方式设计使得如果栅极电压低于此阈值电压，那么晶体管变为关断状态。甚至在关断状态中，仍存在泄漏电流。如果电压变得高于阈值电压，那么晶体管变为接通状态。具有高阈值电压(hvt)的晶体管造成较少电力消耗，但开关时间是未优化的。因此，hvt晶体管用于电力关键功能中。具有低阈值电压(lvt)的晶体管造成较多电力消耗，但开关时间被优化。因此，lvt晶体管用于时间关键功能中。具有超低阈值电压(ulvt)的晶体管造成较多电力消耗，但开关时间更佳优化。具有标准阈值电压(svt)的晶体管提供hvt晶体管与lvt晶体管之间的折衷，即，中等延迟及中等电力消耗。根据一些实施例，如果晶体管的阈值电压以混合方式实施，那么从电平移位器输入到输出的延迟时间将改变。因此，不合意的数据路径时序变化将发生。

根据一些实施例，当所有其它晶体管(除电平移位器100中的晶体管101、102、103、104、105及106外)均为svt晶体管时，存在两种不同情境。第一情境是在电平移位器100中的所有pmos晶体管(即，晶体管101、102、103及104)均为svt晶体管且电平移位器100中的所有nmos晶体管(即，晶体管105及106)均为ulvt晶体管时。第二情境是在电平移位器100中的所有pmos晶体管(即，晶体管101、102、103及104)均为svt晶体管且电平移位器100中的所有nmos晶体管(即，晶体管105及106)均为lvt晶体管时。

在第一情境中，当不实施电容器109时，在静态随机存取存储器(sram)单元中存在泄漏。针对具有大垂直尺寸的sram单元(在表中描绘为“高sram”)，存在10％泄漏(在表中描绘为1.10x)。针对具有大水平尺寸的sram单元(在表中描绘为“宽sram”)，存在81％泄漏(在表中描绘为1.81x)。相比来说，当实施电容器109时，针对“高”及“宽”sram单元两者，根本不存在泄漏(或0.00％泄漏，在表中描绘为1.00x)。

类似地，在第二情境中，当不实施电容器109时，在静态随机存取存储器(sram)单元中存在泄漏。针对具有大垂直尺寸的sram单元(在表中描绘为“高sram”)，存在2％泄漏(在表中描绘为1.02x)。针对具有大水平尺寸的sram单元(在表中描绘为“宽sram”)，存在12％泄漏(在表中描绘为1.12x)。相比来说，当实施电容器109时，针对“高”及“宽”sram单元两者，根本不存在泄漏(或0.00％泄漏，在表中描绘为1.00x)。

根据一些实施例，当所有其它晶体管(除电平移位器100中的晶体管101、102、103、104、105及106外)均为lvt晶体管时，存在两种不同情境。第一情境是在电平移位器100中的所有pmos晶体管(即，晶体管101、102、103及104)均为svt晶体管且电平移位器100中的所有nmos晶体管(即，晶体管105及106)均为lvt晶体管时。第二情境是在电平移位器100中的所有pmos晶体管(即，晶体管101、102、103及104)均为svt晶体管且电平移位器100中的所有nmos晶体管(即，晶体管105及106)均为ulvt晶体管时。

在第一情境中，当不实施电容器109时，在静态随机存取存储器(sram)单元中存在泄漏。针对具有大垂直尺寸的sram单元(在表中描绘为“高sram”)，存在0％泄漏(在表中描绘为1.0x)。针对具有大水平尺寸的sram单元(在表中描绘为“宽sram”)，存在-1％泄漏(在表中描绘为0.99x)。相比来说，当实施电容器109时，针对“高”及“宽”sram单元两者，根本不存在泄漏(或0.00％泄漏，在表中描绘为1.00x)。

类似地，在第二情境中，当不实施电容器109时，在静态随机存取存储器(sram)单元中存在泄漏。针对具有大垂直尺寸的sram单元(在表中描绘为“高sram”)，存在6％泄漏(在表中描绘为1.06x)。针对具有大水平尺寸的sram单元(在表中描绘为“宽sram”)，存在19％泄漏(在表中描绘为1.19x)。相比来说，当实施电容器109时，针对“高”及“宽”sram单元两者，根本不存在泄漏(或0.00％泄漏，在表中描绘为1.00x)。

图4是图解说明配置电平移位器的方法的流程图。在步骤401处，部署八个晶体管；在步骤402处，将第一及第二晶体管的源极耦合到第一预定供应电压(vddm)；在步骤403处，将第七晶体管的源极耦合到第二预定供应电压(vdd)；在步骤404处，将第五、第六及第八晶体管的漏极接地；在步骤405处，将第一晶体管的漏极耦合到第三晶体管的源极；在步骤406处，将第三晶体管的漏极耦合到第五晶体管的源极及第二晶体管的栅极；在步骤407处，耦合第二晶体管的漏极与第四晶体管的源极；在步骤408处，耦合第四晶体管的漏极与第六晶体管的源极、第一晶体管的栅极及输出节点(out)；在步骤409处，耦合第三晶体管及第五晶体管的栅极与输入节点(in)；在步骤410处，耦合第四与第六晶体管的栅极；在步骤411处，耦合第七晶体管及第八晶体管的栅极与输入节点(in)；在步骤412处，耦合第七晶体管的漏极与第八晶体管的源极，且进一步耦合其与第四及第六晶体管的栅极；且在步骤413处，通过电容器耦合第二晶体管的漏极及第四晶体管的源极与输入节点(in)。

根据一些实施例，第一mos晶体管是标准阈值电压晶体管。根据一些实施例，第二mos晶体管是标准阈值电压晶体管。根据一些实施例，第三mos晶体管是标准阈值电压晶体管。根据一些实施例，第四mos晶体管是标准阈值电压晶体管。根据一些实施例，第五mos晶体管是标准阈值电压晶体管。根据一些实施例，第六mos晶体管是标准阈值电压晶体管。

根据一些实施例，揭露一种电平移位器电路。所述电平移位器电路包含：第一mos晶体管，其具有耦合到第一预定供应电压(vddm)的源极；第二mos晶体管，其具有耦合到第一预定供应电压(vddm)的源极；第三mos晶体管，其具有耦合到所述第一mos晶体管的漏极的源极及耦合到在第二电压域(vdd域)中操作的输入节点的栅极；第四mos晶体管，其具有耦合到所述第二mos晶体管的漏极的源极，所述第四mos晶体管的漏极耦合到在第一电压域(vddm域)中操作的输出节点；及电容器，其具有耦合到所述输入节点的第一板及耦合到所述第二晶体管的所述漏极的第二板。根据一些实施例，所述电平移位器电路还包含：第五mos晶体管，其具有耦合到所述第三mos晶体管的漏极及所述第二mos晶体管的栅极的源极，及耦合到所述第三mos晶体管的栅极及输入节点的栅极，以及耦合到接地的漏极；第六mos晶体管，其具有耦合到所述第四mos晶体管的漏极及所述第一mos晶体管的栅极及输出节点的源极、耦合到所述第四mos晶体管的栅极的栅极，及耦合到接地的漏极。根据一些实施例，所述电平移位器电路进一步包含：第七mos晶体管，其具有耦合到不同于vddm的第二预定供应电压(vdd)的源极；第八mos晶体管，其具有耦合到所述第七mos晶体管的漏极以及所述第四及第六mos晶体管的所述栅极的源极，其中栅极耦合到所述第七mos晶体管的栅极及所述输入节点，且其中所述第八mos晶体管的漏极耦合到接地。.

根据一些实施例，所述第一mos晶体管是pmos晶体管。根据一些实施例，所述第二mos晶体管是pmos晶体管。根据一些实施例，所述第三mos晶体管是pmos晶体管。根据一些实施例，所述第四mos晶体管是pmos晶体管。

根据一些实施例，所述第五mos晶体管是nmos晶体管。根据一些实施例，所述第六mos晶体管是nmos晶体管。根据一些实施例，所述第七mos晶体管是pmos晶体管。根据一些实施例，所述第八mos晶体管是nmos晶体管。

根据一些实施例，揭露一种方法。所述方法包含：部署八个mos晶体管；将第一及第二mos晶体管的源极耦合到第一预定供应电压(vddm)；将第七mos晶体管的源极耦合到第二预定供应电压(vdd)；将第五、第六及第八mos晶体管的漏极接地；将第一mos晶体管的漏极耦合到第三mos晶体管的源极；将第三mos晶体管的漏极耦合到第五mos晶体管的源极及第二mos晶体管的栅极；耦合第二mos晶体管的漏极与第四mos晶体管的源极；耦合第四mos晶体管的漏极与第六mos晶体管的源极、第一mos晶体管的栅极及在第一电压域(vddm域)中操作的输出节点；耦合第三mos晶体管及第五mos晶体管的栅极与在第二电压域(vdd域)中操作的输入节点；耦合第四与第六mos晶体管的栅极；耦合第七mos晶体管及第八mos晶体管的栅极与输入节点；耦合第七mos晶体管的漏极与第八mos晶体管的源极，且进一步耦合其与第四及第六mos晶体管的栅极；将电容器的第一板耦合到输入节点，及将电容器的第二板耦合到第二mos晶体管的漏极及第四mos晶体管的源极。

前述内容概述数个实施例的构件，使得所属领域的技术人员可更好地理解本揭露的各方面。所属领域的技术人员应了解，其可容易地使用本揭露作为用于设计或修改其它工艺及结构以执行与本文中所引入的实施例相同的目的及/或实现与本文中所引入的实施例相同的优点的基础。所属领域的技术人员还应认识到，此类等效构造不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替代及更改。