本申请要求2017年2月13日向韩国知识产权局提交的申请号为10-2017-0019541的韩国专利申请的优先权，其全部内容通过引用合并于此。
各种实施例总体而言可以涉及一种半导体电路，更具体地，涉及一种模数转换器(adc)以及利用该模数转换器的半导体装置。
背景技术：
半导体装置可以包括通过将模拟信号转换成数字信号来储存模拟信号的adc。
因此，半导体装置中的电路面积和功耗可能由于包括在半导体装置中的adc而不可避免地增加。重要的是通过简化adc的逻辑设计来最小化包括adc的半导体装置中的电路面积的增加并降低功耗。
技术实现要素：
为能够最小化电路面积的增加并降低功耗的adc以及利用该adc的半导体装置提供各种实施例。
在本公开的实施例中，一种模数转换器(adc)可以包括：第一数模转换(dac)单元，其被配置为根据第一码来改变通过第一节点输出的参考电压的电平；第二dac单元，其基于第一节点而并联耦接到第一dac单元，并且被配置为根据第二码来改变参考电压的电平；比较器，其被配置为通过将输入电压与参考电压进行比较来产生比较结果信号；以及至少一个寄存器阵列，其被配置为储存具有初始值的第一码和第二码，并且通过根据比较结果信号改变第一码和第二码的值来储存第一码和第二码。
在本公开的一个实施例中，一种模数转换器(adc)可以包括：多个第一滞后电路，其根据第一码而被激活；以及多个第二滞后电路，其根据第二码而被激活，并且基于第一节点而并联耦接到多个第一滞后电路。第一码和第二码的初始值可以被设定为用于将多个第一滞后电路中的至少一个和多个第二滞后电路中的至少一个激活并且将多个第一滞后电路中的其它电路和多个第二滞后电路中的其它电路都不激活的电平。可以根据输入电压与根据多个第一滞后电路和多个第二滞后电路而变化的参考电压的比较结果来调整第一码和第二码。
在本公开的另一个实施例中，一种半导体装置可以包括：复制驱动器，其通过复制数据输出端的驱动器来配置，并且被配置为根据第一码和第二码来改变复制驱动器的电流量；外部电阻器；比较器，其被配置为通过将参考电压与分配电压进行比较来输出比较结果，所述分配电压是根据复制驱动器的内部电阻器与外部电阻器的电阻分配比来分配的；第一寄存器阵列，其被配置为根据比较器的输出信号来改变第一码；以及第二寄存器阵列，其被配置为根据比较器的输出信号来改变第二码。
在以下标题为“具体实施方式”的部分描述这些和其他的特点、方面以及实施例。
附图说明
从下面结合附图的详细描述中将更加清楚地理解本公开的主题的以上和其他的方面、特征以及优点，其中：
图1是示出根据本公开的一个实施例的adc的配置的示图；
图2a至图2c是示出图1中的第一数模转换(dac)单元和第二数模转换(dac)单元的配置示例的示图；
图3是说明根据本公开的一个实施例的adc的操作的时序图；
图4是示出根据图1的比较结果信号而储存在第一寄存器阵列和第二寄存器阵列中的值的变化的图表；
图5是示出根据本公开的另一个实施例的adc的配置的示图；以及
图6是示出根据本公开的一个实施例的半导体装置的配置的示图。
具体实施方式
将参照附图来更具体地描述本公开的各种实施例。附图是各种实施例(以及中间结构)的示意性图示。照此，可以预料到图示的配置和形状的变化是缘于例如制造技术和/或公差。因而，所述的实施例不应被解释为局限于本文所示的特定配置和形状，而是可以包括不脱离如所附权利要求所限定的本公开的精神和范围的配置和形状的偏差。
在本文中，参考本公开的理想化实施例的截面图和/或平面图描述了本公开内容。然而，本公开的实施例不应被解释为限制本发明的构思。尽管将示出和描述本公开的一些实施例，但是本领域普通技术人员将会理解的是，在不脱离本公开的原理和精神的情况下，可以对这些实施例进行改变。
如图1所示，根据一个实施例的模数转换器(以下称为adc)100可以包括：第一数模转换(以下称为dac)单元101、第二dac单元102、比较器103、移位器104、第一寄存器阵列105和第二寄存器阵列106。
第一dac单元101和第二dac单元102可以根据第一码r3h、r2h和r1h以及第二码r3l、r2l和r1l来改变参考电压vref的电平，并且输出电平变化的参考电压。
第一dac单元101可以包括基于输出参考电压vref的输出节点nd1而串联耦接的多个第一滞后电路4c、2c、c和c。
多个第一滞后电路4c、2c、c和c可以被配置为具有二进制加权的电容。例如，滞后电路2c可以具有为滞后电路c的电容两倍大的电容，并且滞后电路4c可以具有为滞后电路c的电容四倍大的电容。
可以将第一码r3h、r2h和r1h的比特位信号r3h、r2h和r1h输入到第一dac单元101中的多个第一滞后电路4c、2c、c和c之中的滞后电路4c、2c和c，并且输入到最后的滞后电路c的信号可以被固定为逻辑高h。
在多个第一滞后电路之中输入具有逻辑高电平的第一码r3h、r2h和r1h的比特位信号的至少一个滞后电路可以被激活。第一码r3h、r2h和r1h的初始值可以被设定为用于激活多个第一滞后电路4c、2c、c和c中的至少一个并且不激活多个第一滞后电路4c、2c、c和c中的一个或更多个的电平。
第二dac单元102可以包括基于输出参考电压vref的输出节点nd1串联耦接的多个第二滞后电路4c、2c、c和c。
第二码r3l、r2l和r1l的比特位信号r3l、r2l和r1l可以被输入到第二dac单元102中的多个第二滞后电路4c、2c、c和c之中的滞后电路4c、2c和c，并且输入到最后的滞后电路c的信号可以被固定为逻辑低l。
在多个第二滞后电路之中输入具有逻辑高电平的第二码r3l、r2l和r1l的比特位信号中的一个的至少一个滞后电路可以被激活。第二码r3l、r2l和r1l的初始值可以被设定为用于激活多个第二滞后电路4c、2c、c和c中的至少一个并且不激活多个第二滞后电路4c、2c、c和c中的一个或更多个的电平。
第一dac单元101中的多个第一滞后电路4c、2c、c和c可以基于输出参考电压vref的输出节点nd1而与第二dac单元102中的多个第二滞后电路4c、2c、c和c并联耦接。
例如，第一dac单元101中的滞后电路4c可以基于输出节点nd1而与第二dac单元102中的滞后电路4c并联耦接。
第一dac单元101中的滞后电路2c可以基于输出节点nd1而与第二dac单元102中的滞后电路2c并联耦接。
第一dac单元101中的滞后电路c可以基于输出节点nd1而与第二dac单元102中的滞后电路c并联耦接。在更高的水平处，第一dac单元101可以基于输出节点nd1而与第二dac单元102并联耦接。
第一dac单元101中的多个第一滞后电路4c、2c、c和c可以基于输出节点nd1而串联耦接。例如，当多个第一滞后电路4c、2c、c和c的全部都被激活时，第一dac单元101可以具有与8c的1/2相对应的电容4c，8c是多个第一滞后电路4c、2c、c和c的电容4c、2c、c和c之和。
在另一个示例中，当第一dac单元101中的多个第一滞后电路4c、2c、c和c中的滞后电路2c、c和c被激活时，第一dac单元101可以具有与8c的1/4相对应的电容2c，8c是多个第一滞后电路4c、2c、c和c的电容4c、2c、c和c之和。
比较器103可以通过将输入电压vin与参考电压vref进行比较来产生比较结果信号cmp。
当输入电压vin大于参考电压vref时，比较器103可以输出逻辑高h的比较结果信号cmp，而当输入电压vin小于参考电压vref时，比较器103可以输出逻辑低l的比较结果信号cmp。
移位器104可以根据时钟信号clk来产生寄存器控制信号shift<3:0>。
移位器104可以对时钟信号clk执行2分频，并且通过移位分频的时钟信号来将分频的时钟信号输出为寄存器控制信号shift<3:0>。
第一寄存器阵列105可以包括多个第一寄存器reg3h、reg2h和reg1h。
多个第一寄存器reg3h、reg2h和reg1h可以将储存在其中的信号输出为第一码r3h、r2h和r1h。
第一寄存器阵列105可以根据寄存器控制信号shift<3:0>来顺序地储存具有预设初始值的第一码r3h、r2h和r1h的比特位信号以及通过利用比较结果信号cmp替换第一码r3h、r2h和r1h的比特位信号中的任意一个来顺序地储存比较结果信号cmp。
例如，第一寄存器阵列105可以储存具有逻辑高h的第一码r3h、r2h和r1h的所有比特位信号，并且可以将比较结果信号cmp储存在多个第一寄存器reg3h、reg2h和reg1h之中根据寄存器控制信号shift<3:0>而被激活的寄存器中。
第二寄存器阵列106可以包括多个第二寄存器reg3l、reg2l、reg1l和reg0l。
多个第二寄存器reg3l、reg2l、reg1l和reg0l之中的寄存器reg3l、reg2l和reg1l可以将储存在其中的信号输出为第二码r3l、r2l和r1l的比特位信号r3l、r2l和r1l。
第二寄存器阵列106可以根据寄存器控制信号shift<3:0>来顺序地储存具有预设初始值的第二码r3l、r2l和r1l的比特位信号以及通过利用比较结果信号cmp替换第二码r3l、r2l、r1l和r0l的比特位信号中的任意一个来顺序地储存比较结果信号cmp。
例如，第二寄存器阵列106可以储存具有逻辑低l的第二码r3l、r2l、r1l和r0l的所有比特位信号，并且可以将比较结果信号cmp储存在多个第二寄存器reg3l、reg2l、reg1l和reg0l之中根据寄存器控制信号shift<3:0>而被激活的寄存器中。
在一个实施例中，第一dac单元101中的多个第一滞后电路4c、2c和c可以直接耦接到第一寄存器阵列105中的多个第一寄存器reg3h、reg2h和reg1h。
在一个实施例中，第二dac单元102中的多个第二滞后电路4c、2c、c和c可以直接耦接到第二寄存器阵列106中的多个第二寄存器reg3l、reg2l、reg1l和reg0l。
根据一个实施例的第一dac单元101和第二dac单元102可以被配置为具有图2a至2c所示的dac单元中的任意一个。
如图2a所示，第一dac单元101和第二dac单元102可以由多个电容器111构成，以具有如参照图1所述的二进制加权的电容。
如图2b所示，第一dac单元101和第二dac单元102可以由多个电阻器112构成，以具有二进制加权的电阻。
如图2c所示，第一dac单元101和第二dac单元102可以由多个晶体管113构成，使得根据二进制加权方式的一定量电流流动。流过第一dac单元101和第二dac单元102的电流可以用作除了图2a和2b的参考电压vref之外的参考电流iref。
将参照图3和4来描述根据一个实施例的adc100的操作。
首先，在初始操作中，第一码r3h、r2h和r1h的所有比特位信号可以具有逻辑高电平，而第二码r3l、r2l、r1l和r0l的所有比特位信号可以具有逻辑低电平，如参考图1所述。
被激活的dac单元101的电容可以由于电容器串联连接结构而为1/2的最大电容。
因此，参考电压vref可以具有例如与在通过电容分配的初始操作中的1/2功率电压相对应的电平。
寄存器控制信号shift<3:0>的比特位信号(例如shift<3>、shift<2>、shift<1>和shift<0>)可以在时钟信号clk的上升沿处，在时钟信号clk的一个周期时段内顺序地被激活。
比较结果信号cmp可以在时钟信号clk的下降沿处，被顺序地产生或转换到逻辑高h或逻辑低l。
当寄存器控制信号shift<3:0>的比特位信号shift<3>在时钟信号clk的上升沿处被激活时，比较结果信号cmp可以被同时储存在与第一码r3h、r2h和r1h和第二码r3l、r2l、r1l和r0l的最高有效位(msb)信号(例如，r3h和r3l)相对应的寄存器reg3h和reg3l中。
同时储存在寄存器reg3h和reg3l中的信号值彼此相同。例如，同时储存在寄存器reg3h和reg3l中的信号值可以同样具有逻辑高电平或逻辑低电平。因此，为了清楚起见，寄存器reg3h和reg3l可以共同地称作为r3。
例如，当寄存器r3为逻辑低时，参考电压vref可以被调整到与1/4功率电压相对应的电平。
通过将输入电压vin与通过上述方法升压或降低的参考电压vref进行比较而产生的比较结果信号cmp可以被同时储存在共同地称作为r2的寄存器reg2h和reg2l中。
基于时钟信号clk的下一个比较结果信号cmp可以被储存在共同地称作为r1的寄存器reg1h和reg1l中。
基于时钟信号clk的下一个比较结果信号cmp可以被储存在与第二码r3l、r2l、r1l和r0l的最低有效位(lsb)信号相对应的电阻器reg0l(被称作为r0)中，并且因此可以完成模数转换操作。
当模数转换操作完成时，第一码r3h、r2h和r1h的比特位信号可以具有与第二码r3l、r2l和r1l的比特位信号相同的值。
第二码r3l、r2l、r1l和r0l可以作为将输入电压vin转换为数字信号的最终输出而被提供给外部。
如图5所示，根据另一个实施例的差分型adc200可以包括：第一dac单元201、第二dac单元202、比较器203、移位器204、第一寄存器阵列205和第二寄存器阵列206。
第一dac单元201可以被配置为具有与图1的组合的第一dac单元101和第二dac单元102的结构相同的结构。
第一dac单元201可以根据信号code_h和code_l来产生输出电压，所述信号code_h和code_l具有与参照图1所述的第一码r3h、r2h和r1h以及第二码r3l、r2l、r1l和r0l相同的值。
第二dac单元202可以具有与第一dac单元201相同的配置，并且可以根据作为信号code_h和code_l的差分信号的信号/code_h和/code_l来产生输出电压。
比较器203可以通过将第一dac单元201的输出电压与第二dac单元202的输出电压进行比较来产生差分型输出信号。
移位器204可以被配置为具有与图1的移位器104相同的配置。
第一寄存器阵列205可以根据比较器203的输出和移位器204的输出中的至少一个来改变并产生信号code_h和作为信号code_h的差分信号的信号/code_h中的至少一个。
第一寄存器阵列205可以包括图1的第一寄存器105的配置，并且可以利用第一寄存器阵列105的配置来产生信号code_h。第一寄存器阵列205还可以包括被配置为产生差分信号/code_h的电路部件，例如逆变器阵列。
第二寄存器阵列206可以根据比较器203的输出和移位器204的输出中的至少一个来改变并产生信号code_l和信号code_l的差分信号/code_l中的至少一个。
第二寄存器阵列206可以被配置为具有与第一寄存器阵列205相同的配置。
根据一个实施例的半导体装置300可以是使用adc的阻抗调整电路。
如图6所示，根据一个实施例的半导体装置300可以包括：复制驱动器301、比较器303、移位器304、第一寄存器阵列305和第二寄存器阵列306。
复制驱动器301可以通过复制配置在半导体装置的数据输出端中的驱动器(例如，被配置为上拉数据信号的上拉驱动器或被配置为下拉数据信号的下拉驱动器)来配置。
例如，基于图2c的配置，复制驱动器301可以包括图1的第一dac单元101和第二dac102中的任意一个。在另一个示例中，基于图2c的配置，复制驱动器301可以包括图1的第一dac单元101和第二dac102两者。
复制驱动器301可以根据信号code_h和code_l来改变电流量。
可以将流过复制驱动器301的电流转换成根据复制驱动器301的内部电阻器与外部电阻器rzq的电阻分配比来分配的分配电压vzq。
比较器303可以通过将分配电压vzq与参考电压vrefzq进行比较来产生比较结果。
移位器304可以具有与图1的移位器104相同的配置。
第一寄存器阵列305可以根据比较器303的输出和移位器304的输出来产生信号code_h。第一寄存器阵列305可以经由比较器303而耦接到复制驱动器301。
第一寄存器阵列305可以包括图1的第一寄存器阵列105的配置，并且可以利用第一电阻器阵列105的配置来产生信号code_h。
第二寄存器阵列306可以根据比较器303的输出和移位器304的输出来产生信号code_l。第二寄存器阵列306可以经由比较器303耦接到复制驱动器301。
第二寄存器阵列306可以具有与第一寄存器阵列305相同的配置。
从第一寄存器阵列305和第二寄存器阵列306产生的信号code_h和code_l可以被提供给配置在半导体装置的数据输出端中的上拉驱动器和下拉驱动器。
可以根据信号code_h和code_l将上拉驱动器和下拉驱动器的电阻值调整到目标值。
本公开的上述实施例旨在说明而非限制本公开。各种替代形式和等同形式都是可能的。本公开不受本文所述的实施例的限制。本公开也不限于任何特定类型的半导体器件。鉴于本公开内容，其它添加、删减或修改是显而易见的，并且旨在落入所附权利要求的范围内。