水式相位累加器为32位相位累加器。所述流水式相位累加器包括四路每路输入8位数据的反馈型流水线结构，其中四路每路输入的8位数据依次排列构成与32位相位累加器匹配的完整32位。所述反馈型流水线结构包括依次串接的9位加法器和9位锁存器，其中，8位数据由9位加法器输入并由9位锁存器输出，并且9位锁存器将输出反馈给本路的9位加法器，也输出至下一路的9位加法器进行累加。为了便于同步输出，每一路所述反馈型流水线结构还包括3个用于保证每路同步输出的8位触发器。
[0024]如图2所示，具体地，本实施例采用的流水式相位累加器中，对应频率控制字K[7:0]的第一路结构由I个9位加法器、I个9位锁存器和3个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第二路的9位加法器；对应频率控制字K[15:8]的第二路结构由I个8位触发器、I个9位加法器、I个9位锁存器和2个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第三路的9位加法器；对应频率控制字K[23:16]的第三路结构由2个8位触发器、I个9位加法器、I个9位锁存器和I个8位触发器依次连接组成，该9位锁存器反馈输出本路的9位加法器，并输出至第四路的9位加法器；对应频率控制字Κ[31:24]的第四路结构由3个8位触发器、I个9位加法器和I个9位锁存器依次连接组成，该9位锁存器反馈输出本路的9位加法器。最终流水式相位累加器将四路累加后的数据并列合成32位相应的输出数据。当第四路在最终累加发生溢出时，形成一个波形信号的输出周期。其中，加法器可调用Quartus II软件中提供的参数化的宏功能模块，以方便设计。该9位加法器由8位数据位和I位进位位组成。相比现在的32位加法器直接累加，极大地提高了累加工作效率，从而有效地提高了系统的输出频率。
[0025]基于上述构造，本实施例还提供了上述基于FPGA的DDS信号发生器的实现方法，包括如下步骤:
(SlO)流水式相位累加器在系统时钟频率fclk上升沿到来时，对输入的频率控制字K进行累加；其中，累加时先将K转换为32位数据串，然后按位数将其依次等分为四路各8位的数据对应输入流水式相位累加器的四路中。
[0026](S20)将流水式相位累加器输出的累加结果作为相位/幅值查找表的地址进行查表，输出信号波形在各相位的幅值信号。
[0027](S30)将相位/幅值查找表的结果输出至数模转换器转换为模拟信号，体现为阶梯波形。
[0028](S40)经低通滤波器滤波后获得所需的波形信号。其中可获取正弦波、方波、三角波、锯齿波等多种标准波形信号。
[0029](S50)当流水式相位累加器经过2N/K次累加后产生溢出，完成一个周期的波形信号输出，其中，N为流水式相位累加器的位数，本实施例中N=32。
[0030]上述实施例仅为本发明的优选实施例，并非对本发明保护范围的限制，但凡采用本发明的设计原理，以及在此基础上进行非创造性劳动而作出的变化，均应属于本发明的保护范围之内。
【主权项】
1.一种基于FPGA的DDS信号发生器，其特征在于，包括用于生成频率控制字K和提供系统时钟频率fclk的FPGA核心控制器，对输入的频率控制字K进行累加的流水式相位累加器，存储有波形数据并将流水式相位累加器的输出结果转换为对应波形幅值信号的相位/幅值查找表，获取相位/幅值查找表的输出结果并将其转换为模拟信号输出的数模转换器，以及与数模转换器连接并用于输出最终波形信号的低通滤波器。
2.根据权利要求I所述的一种基于FPGA的DDS信号发生器，其特征在于，所述流水式相位累加器为32位相位累加器。
3.根据权利要求2所述的一种基于FPGA的DDS信号发生器，其特征在于，所述流水式相位累加器包括四路每路输入8位数据的反馈型流水线结构，其中四路每路输入的8位数据依次排列构成与32位相位累加器匹配的完整32位。
4.根据权利要求3所述的一种基于FPGA的DDS信号发生器，其特征在于，所述反馈型流水线结构包括依次串接的9位加法器和9位锁存器，其中，8位数据由9位加法器输入并由9位锁存器输出，并且9位锁存器将输出反馈给本路的9位加法器，也输出至下一路的9位加法器进行累加。
5.根据权利要求4所述的一种基于FPGA的DDS信号发生器，其特征在于，每一路所述反馈型流水线结构还包括3个用于保证每路同步输出的8位触发器。
6.根据权利要求1~5任一项所述的一种基于FPGA的DDS信号发生器，其特征在于，所述相位/幅值查找表采用双端口 RAM存储器。
7.根据权利要求6所述的一种基于FPGA的DDS信号发生器，其特征在于，所述FPGA核心控制器采用Altera公司的EP4CE15F17C8，所述数模转换器采用TI公司的DAC8871，所述低通滤波器采用Linear公司的LT6604-10滤波器。
8.如权利要求1~7任一项所述的基于FPGA的DDS信号发生器的实现方法，其特征在于，包括如下步骤： (SlO)流水式相位累加器在系统时钟频率fclk上升沿到来时，对输入的频率控制字K进行累加； (S20)将流水式相位累加器输出的累加结果作为相位/幅值查找表的地址进行查表，输出信号波形在各相位的幅值信号； (S30)将相位/幅值查找表的结果输出至数模转换器转换为模拟信号； (S40)经低通滤波器滤波后获得所需的波形信号。
9.根据权利要求8所述的基于FPGA的DDS信号发生器的实现方法，其特征在于，还包括（S50)当流水式相位累加器经过2N/K次累加后产生溢出，完成一个周期的波形信号输出，其中，N为流水式相位累加器的位数。
10.根据权利要求8所述的基于FPGA的DDS信号发生器的实现方法，其特征在于，所述步骤（SlO)中对频率控制字K累加时，先将K转换为32位数据串，然后按位数将其依次等分为四路各8位的数据对应输入流水式相位累加器的四路中。
【专利摘要】本发明公开了一种基于FPGA的DDS信号发生器，包括用于生成频率控制字K和提供系统时钟频率fclk的FPGA核心控制器，对输入的频率控制字K进行累加的流水式相位累加器，存储有波形数据并将流水式相位累加器的输出结果转换为对应波形幅值的相位/幅值查找表，获取相位/幅值查找表的输出结果并将其转换为模拟信号输出的数模转换器，以及与数模转换器连接并用于输出最终波形信号的低通滤波器。本发明通过对相位累加器进行流水式结构改进，将32为相位累加器分割成4级流水线，利用多级流水线对输入数据的同时处理明显地提高了相位累加器的工作速度，从而很好地提高系统的输出频率，其性能稳定，资源消耗小，可成功应用于通信、仪器测试、自检系统等领域。
【IPC分类】H03K3-02
【公开号】CN104753502
【申请号】CN201510196557
【发明人】柳炳琦, 刘明哲, 庹先国, 成毅, 王磊, 杨剑波, 贺春燕
【申请人】成都理工大学
【公开日】2015年7月1日
【申请日】2015年4月23日