理电路120所引起的延迟，而这继而能够可控地延迟提供给其输入 的信号，并在数字-时间转换器110的输出处生成延迟的信号DS。在图1所示的例子中，输 出信号OS对应于经延迟的信号DS。自然地，在其他示例中，经延迟的信号DS可以对应于另 一信号，如将在下面更详细地展开的那样。
[0038] 测量电路140被提供有参考信号RS和输出信号OS两者。通过测量这些信号之间 的延迟，例如通过使用如图1所示的时间-数字转换器160,整个电路100的延迟是可获得 的并且然后可作为校准数据被储存到存储器150。例如，仅举一个示例，校准数据可以以查 找表的形式被存储。
[0039] 在电路100的操作期间，例如当输出信号OS可被用作本地振荡器信号（L0信号） 时，存储在存储器150中的校准数据可被用于对数字-时间转换器110的设置预失真，以 获得数字-时间转换器110的更线性化的特性。使用如图1所示的电路100可以提供这样 一种可能性，即数字-时间转换器110的在传输过程中（on-the-fly)的校准可以是可避免 的。通过使用能够检测输出信号OS和参考信号RS之间多于三个的不同的延迟值的测量电 路140测量延迟，测量可被使用，其结果随后可用来抵消非线性的事实。因此，在传输过程 中的校准的失真和其他副作用可以是可避免的。
[0040] 另外，通过反复进行测量和通过平均对应的校准数据，对电路100或者甚至它的 数字-时间转换器Iio的校准甚至在更噪声倾向的环境中可以是可能的。
[0041] 此外，有可能使用关于线性度有较低要求的测量电路140。在理想情况下，参考信 号RS和输出信号OS之间的相位差或相位变化在所有可操作条件下恒定，例如等于或基本 上等于零（〇)。由于数字-时间转换器110用于抵消由信号处理电路120施加的相位变化， 所以甚至是在未校准的状态下，电路100也很可能只显示较小的相位变化和延迟。结果，相 比于其他的校准程序，由测量电路140测量的可能的延迟范围可以是较小的。由于该较小 范围的可能的延迟值，非线性和其他测量误差可能相比于这些其他校准程序不太显著，因 为这些非线性和其他误差倾向于变得越大，输出信号OS和参考信号RS之间的相位变化或 差异的延迟趋于变得越大。换句话说，测量电路140可以提供更准确的数据，因为相较于其 他的校准程序，其测量范围是有限的。
[0042] 信号处理电路120可以包括至少部分地或甚至由集成锁相环电路（集成PLL电 路）、分数锁相环电路（分数PLL电路）、直接数字合成器电路（DDS电路）、频率倍增器电路 或它们的任意组合组成。根据信号处理电路120的实施，可以能够提供经处理的信号，其具 有关于提供给信号处理电路120的信号的频率的频率，使得这一比或其倒数大于1并等于 整数部分和非零（non-vanishing)分数部分的和，其绝对值可以小于1。归因于小于1的该 非零分数部分，在信号处理电路120内部建立（buildup)起来相移，其将由数字时间转换 器110来补偿。结果，使用信号处理电路120的该性质来子校准过程期间驱动数字-时间 转换器110到不同的相位差或延迟可以是可能的。
[0043] 例如，上述比或比的倒数可等于（I+p/q)，其中I是整数，并且其中p和q是非零整 数。为了确保非零分数部分的绝对值小于1，P的绝对值小于q的绝对值。
[0044] 如概述的，信号处理电路120可以例如基于前述由于比的分数部分建立的相位差 而能够改变预定的相位关系，该电路可包括发生器电路170,其能够提供控制信号CS到数 字-时间转换器110以抵消预定的相位关系的改变。根据该实施，发生器电路170可包括 积分器或累加器180,其耦合到数字-时间转换器110以向其提供控制信号。控制信号CS 可包括与前述比或其倒数的分数部分有关的信息。结果，积分器或累加器180可被配置为 处理信号，该信号例如来自信号处理电路120,其包括与前述比或其倒数的分数部分有关的 信息。术语"积分器"和"累加器"可同义地使用。累加器和积分器两者可以能够基于之前 接收的信号、值或信息来对提供给它们的信号、值或其他信息求和、积分、或累加。因此，这 两个术语可以指相同的实施或电路，其可以在不同的应用、实施和场景中被不同地称呼。
[0045] 然而，根据信号处理电路120的实施，积分器或累加器180和发生器170的其他部 分也可以可选地被实施作为信号处理电路120的一部分。例如，在分数锁相环电路被至少 部分地包括在信号中处理电路120中的情况下，分数PLL电路的累加器可以用作电路100 的积分器或累加器180。
[0046] 积分器或累加器180可以可选地通过参考信号RS或包括与与参考信号RS基本上 相同的频率的从参考信号RS导出的信号计时（clock)。例如，参考信号RS可以由例如温度 稳定的晶体振荡器200的晶体振荡器190提供。晶体振荡器190或温度稳定的晶体振荡器 200可通过可选的端子210被耦合到电路100以提供参考信号RS到电路100。
[0047] 自然地，晶体振荡器190或温度稳定的晶体振荡器200可以同样地被实现为电路 100的一部分。在这种情况下，可能不一定实现端子210来将振荡器190、200耦合到电路 100。自然地，电路100还可包括输出端子220,其被耦合到串行连接130的输出，并且，在 图1中所示的示例中，其被耦合到数字-时间转换器110的输出，在那里输出信号OS是可 获得的。
[0048] 根据想到的本申请，电路100可以能够生成输出信号OS作为射频信号。在该情况 下，电路100例如可被用在无线或接线射频相关的传输方案中。下面将描述这种实施的细 T。
[0049] 返回到存储器150,控制信号可被用来寻址或另外指定在存储器150内的存储器 位置，与具体相位差相关的校准数据将被存储在该器位置。这因为控制信号CS包括与将 要由数字-时间转换器Iio补偿的当前相位差相关的信息而可以完成。自然地，其他存储 方案也可被实施。存储例如可包括在多个测量周期上平均校准数据。这可基于算术平均值 计算、几何值计算、加权平均计算或任何其他平均值或平均计算方案来实现。
[0050] 电路100可进一步能够在操作的正常模式期间生成本地振荡器信号作为输出信 号0S。操作的正常模式可与校准模式不同。在这种情况下，电路100可以能够在本地振荡 器信号的生成期间基于存储器150中存储的校准数据来控制数字-时间转换器110。为便 于此，电路100例如还可包括控制电路230,其能够访问存储器150并且能够向数字-时间 转换器110提供相应的控制信号。控制电路230例如可被包括或实施为发生器电路170的 一部分或作为如图1所示的分立的电路。
[0051] 图2示出电路100的进一步示例的简化框图，其主要关于串行连接130与图1中所 示的示例不同。为了更精确，在图2中所示的示例中，沿着从端子210到输出220的信号流 动方向的顺序按照数字-时间转换器110和信号处理电路120的位置被反向。结果，延迟 的信号DS现在作为输入信号被提供给信号处理电路120,而参考信号RS被提供到数字-时 间转换器110的输入。因此，由信号处理电路120提供的经处理的信号PS现在成为输出信 号OS0
[0052] 图3示出了用于数字-时间转换器（DTC)校准布置的一种更常规的方法的框图。 图3中所示的布置包括耦合到分数PLL电路310的参考时钟信号发生器300。分数PLL电 路310被耦合到数字-时间转换器320,其再次作为生成图3中所示的布置的输出信号的 可控延迟电路工作。该布置还包括斜坡发生器330,其耦合到数字-时间转换器320,以这 样的方式来控制由DTC320生成的延迟。为了更加精确，DTC320例如可以以延迟的形式 生成提供给其输入的信号的副本，其中所述延迟是基于图3中示出的布置中的斜坡发生器 330提供的控制信号可调整的或可改变的。
[0053] DTC320的输入和输出两者都被耦合到时间-数字转换器（TDC) 340,其能够确定 分别提供给DTC320和由DTC320生成的信号的输入与输出之间的延迟。
[0054] 分数PLL电路310是通过提供相应的通道字350给分数PLL电路310而被控制的。 通道字350例如可对应于频率字，其指示将由分数PLL电路310基于参考时钟信号发生器 300提供的参考时钟信号而生成的频率。在如图3中所示的分数PLL电路310的情况下，通 道字例如可包括整数部分和分数部分，如之前所概述的。
[0055] 通过实施如图3中所示的布置，校准数字-时间转换器320可以是可能的。在此 可能的技术方案中，DTC非线性是通过测量或确定DTC输入和输出之间的时间差而被测量 的。然而，尽管该实施可允许DTC320的非线性的直接确定，但是如果没有必要，则它可能 还使得实施具有输出信号的至少一个周期的检测范围的时间-数字转换器340以测量时间 差至少是可取的。所述输出信号可再次被用作本地振荡器信号（LO信号）。
[0056] 然而，在这种情况下，时间-数字转换器340可能必须被实现为在其可能值的整个 范围上都是线性的。否则，测量误差可能限制可实现的预失真质量，并因此限制数字-时间 转换器320的校准质量。时间-数字转换器340的校准可以用来校正测量的校准数据值。 然而，由于这可能必须针对延迟值的宽范围来完成，所以校准TDC340可能是更昂贵或复 杂的。采用下面将更详细展开的电路100的示例或其他示例，可能有助于放松校准数字-时 间转换器110的TDC线性或校准要求。
[0057] 例如，使用如图1和2中所示的示例可以允许测量图1中所示的实施的情况下的 DTC输出信号，或者在图2中所示的实施的情况下的信号处理电路120的DTC输出信号分别 与信号处理电路120的参考时钟信号RS之间的时间差，其自然可被实施为PLL。所述PLL 或更一般而言信号处理电路120可以被用作数字-时间转换器110的输入源。
[0058] 原则上，在理想的情况下，如果数字-时间转换器相移与参考频率的较低的下一 倍数相比正好是信号处理电路120的相移的负相移，那么，给定的线性DTCllO和线性测量 电路140或TDC160、DTC输出和参考时钟边缘可以完美重合。因此，平均而言，任何测量的 时间差来自DTC非线性。
[0059] 为了更详细地说明这一点，图4示出两个彼此相邻的图，在图4左侧指示了作为 DTC