的速度时，该边沿早于参考边沿抵达。PD1004生成输出脉冲，该输出脉冲的宽度取决于DCC的边沿与SAR “完成”信号之间的延迟。该ro可以通过修改典型PFD以纳入附加的复位信号来实现。此附加的复位信号使PFD功能成为鉴相器。电荷栗1006担当只要SAR “完成”边沿晚于DCC边沿其输出电压就增大的积分器。gm单元1008(用于将电荷栗输出电压转换成电流)被添加在电荷栗1006与SARADC 1010 之间。
[0057]只要‘SAR完成’边沿晚于参考边沿，电荷栗电压就持续增大。随着电压增大，来自‘gm’单元的电流输出也增大。该电流将会提高LDO电压和/或共模(VCM)电压。由此使得SAR ADC更快地完成这些转换。当‘ SAR完成’边沿和参考边沿二者对齐时(S卩，当SAR在给定时间内完成这些转换时)，该闭环系统或反馈将到达稳定状态。图11提供了闭环控制装置1100的框图。该组装件包括鉴相器1102。PD 1102具有接受DCC输出的第一输入。第二输入接收SAR “完成”信号。复位机制也在ro 1102上提供。ro 1102提供两个输出。增大(INC)输出被连接到开关1130，当INC输出为高时，这将会使得电流对电容器CFILT1108充电，从而增大电压VC0NT。类似地，减小(DEC)输出通过开关1132来提供，当DEC输出为高时，电流从电容器CFILT被汲取，由此减小了电压VC0NT。这两个路径在VCONT处连接并且还被连接到电容器1008。
[0058]‘gm’单元1110和1112 二者都提供电流输出。第一‘gm’单元(1110)向LDO电路的输入分支提供电流输出。第二 ‘gm’单元向VCM电路提供电流输出。(以下段落转向描述图12的小节)
[0059]图12提供用于H)块和跨导单元的一个可能实现的电路图。组装件1200包括H)1202。PD包括触发器1204和1206。触发器1204和1206 二者都连接到三个输入与(AND)门1208。与门1208的一个输入还被连接到触发器1204的输出。该输出接着被连接到开关1212。开关1212还被连接到电流源，其可以是PMOS器件。
[0060]与门1208的第二输入被连接到来自触发器1206的输出。该输出被连接到开关1214。开关1214被连接到另一电流源，其可以是NMOS器件1216。％_被连接到电容器1218并且也被输入到gm单元1220。
[0061]gm单元1220纳入p型CMOS晶体管1224，该晶体管1224被连接到第二 P型CMOS晶体管1222。晶体管1222和1224 二者都被连接到第三晶体管1226，其为p型CMOS晶体管。去往gm单元1220的输入也被发送到第四晶体管1230，其为P型CMOS晶体管。晶体管1230还被连接到晶体管1228和1232。晶体管1228是p型CMOS晶体管，而晶体管1232是P型CMOS晶体管。gm单元1220的输出被提供给VCM 1248。还在VCM 1248之前和之后提供寄存器1244和1246。
[0062]LDO 1236接收直流输入1234。串联的电阻器1238、1240和1242也输入到LDO1236ο
[0063]图12中所示的替换实施例纳入了使用差分对以基于电荷栗电压来生成电流的gm单元。在操作中，将V.与另一参考电压作比较以控制从该gm单元输出的电流。该电流接着被添加到稳压器和VCM级的输入分支上。该电流可以在输入电阻器梯式结构中的不同点处被添加以提供变动的校正范围。该实施例增大电压并且不提供减小电压的机制。该校正范围受差分对中偏置电流以及电流被添加之处的输入电阻所限。
[0064]在操作中，该电路仅在需要时(即，仅在慢角)控制SAR速度。在操作包络的其他片段，ADC不受影响。供应到LDO或VCM块中的电流受差分对的偏置电流所限。这帮助限制了该电路的校正范围，由此消除了可靠性顾虑。
[0065]进一步的实施例可通过修改该装置以在期望电压减小时减小电压来提供。这可以通过改变被添加到LDO和VCM输入上的电流的方向来达成。
[0066]在操作中，该电路可以在以下模式中使用:LD0和VCM电压二者可被同时控制和改变；LD0或VCM电压中的任一者被控制；以及LDO和VCM电压二者都被控制但是按一个接一个的顺序。
[0067]图13提供了用于使用本文中描述的闭环控制装置来执行对SAR ADC的供电电压和/或比较器共模电压的闭环控制的方法的流程图。该方法1300始于步骤1302，在此SAR转换时间被测量。在步骤1304中将此测得的转换时间与期望的转换时间作比较。在步骤1306，执行对供电电压和比较器共模电压中的至少一者的闭环调节。
[0068]应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所呈现的具体次序或层次。
[0069]提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些/某个”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。
[0070]将理解，权利要求并不被限定于以上所解说的精确配置和组件。可在本文所描述的系统、方法和装置的布局、操作和细节上作出各种改动、改变和变形而不会脱离权利要求的范围。
【主权项】
1.一种用于控制对逐次逼近寄存器(SAR)模数转换器(ADC)供电电压、比较器共模电压的方法，包括: 测量SAR转换时间； 将所述SAR转换时间与期望的转换时间作比较；以及 以闭环方式调节供电电压和比较器共模电压中的至少一者。2.如权利要求1所述的方法，其特征在于，所述供电电压和所述比较器共模电压二者均被调节。3.如权利要求1所述的方法，其特征在于，所述供电电压被调节。4.如权利要求1所述的方法，其特征在于，所述比较器共模电压被调节。5.一种用于控制对逐次逼近寄存器(SAR)模数转换器(ADC)的供电电压和比较器共模电压的装置，包括: 共模电压和稳压器校正模块，其电连接到SAR ADC模块。6.如权利要求5所述的装置，其特征在于，所述共模电压和稳压器校正模块包括鉴频鉴相器。7.如权利要求6所述的装置，其特征在于，所述共模电压和稳压器校正模块包括电荷栗O8.如权利要求7所述的装置，其特征在于，所述共模电压和稳压器校正模块包括跨导单元。9.一种用于控制对逐次逼近寄存器(SAR)模数转换器(ADC)的供电电压的设备，包括: 用于测量SAR转换时间的装置； 用于将所述SAR转换时间与期望的转换时间作比较的装置；以及 用于以闭环方式调节供电电压和比较器共模电压中的至少一者的装置。10.如权利要求9所述的设备，其特征在于，所述用于以闭环方式调节供电电压和比较器共模电压中的至少一者的装置包括用于调节所述供电电压和比较器共模电压二者的装置。11.如权利要求9所述的设备，其特征在于，所述用于以闭环方式调节供电电压和比较器共模电压中的至少一者的装置包括用于调节所述供电电压的装置。12.如权利要求9所述的设备，其特征在于，所述用于以闭环方式调节供电电压和比较器共模电压中的至少一者的装置包括用于调节所述比较器共模电压的装置。13.—种包括指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器执行以下步骤: 测量SAR转换时间； 将所述SAR转换时间与期望的转换时间作比较；以及 以闭环方式调节供电电压和比较器共模电压中的至少一者。14.如权利要求13所述的非瞬态计算机可读介质，其特征在于，进一步包括用于以闭环方式调节所述供电电压和所述比较器共模电压二者的指令。15.如权利要求13所述的非瞬态计算机可读介质，其特征在于，进一步包括用于以闭环方式调节所述供电电压的指令。16.如权利要求13所述的非瞬态计算机可读介质，其特征在于，进一步包括用于以闭环方式调节所述比较器共模电压的指令。
【专利摘要】一种用于控制对逐次逼近寄存器模数转换器的供电电压以及比较器共模电压的方法和装置。该方法包括：测量逐次逼近寄存器转换时间；将逐次逼近寄存器转换时间与期望的转换时间作比较；并且若需要，则执行对供电电压和/或比较器共模电压中的至少一者的闭环调节。该装置包括共模电压和稳压器校正模块。该共模电压和稳压器校正模块包括鉴频鉴相器、电荷泵并且可包括跨导单元。
【IPC分类】G06F1/32, H03M1/06, H03M1/46
【公开号】CN105009456
【申请号】CN201480010646
【发明人】K·纳加拉贾, D·J·阿拉迪
【申请人】高通股份有限公司
【公开日】2015年10月28日
【申请日】2014年2月21日
【公告号】US8994568, US20140247170, WO2014133908A1