Usb高速发送芯片和电路的制作方法
【专利说明】
【技术领域】
[0001]本发明涉及USB接口领域，尤其涉及USB高速发送芯片和电路。
【【背景技术】】
[0002]USB2.0 (Universal Serial Bus)含有 480MHz 的高速部分，USB2.0 规格规定HSTX(high speed transceiver)输出电压范围必须在360mV?440mV的范围之内。
[0003]假如外部负载电阻变化范围固定的话，我们只有通过减小输出电流的变化范围来实现足够小的输出电压的变化范围。而输出电流一般由带隙基准电压除以偏置电阻来得至IJ。带隙基准电压的变化范围一般可以控制在+/_5%，但是该偏置电阻如果用芯片内部电阻来实现的话，其变化范围要达到+/-10%，这样就会导致输出电流的变化范围过大。
[0004]所以现有技术主流做法是用外挂高精度电阻来实现偏置电阻，这样可以把偏置电阻的变化范围控制在+/-1 %以内。
[0005]随着现在对系统成本要求越来越高，我们希望尽量把外部的分立元件集成到芯片内部去，所以上述做法的一个缺点就是需要多一个外挂高精电阻，而且还要多一个输入输出引脚10。这就导致这种做法的系统成本太高，同时对于一些封装引脚(package pin)数目受限的计划特别不适用。
【
【发明内容】
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[0006]本发明的目的之一在于提供一种USB高速发送芯片和电路，其不需要采用外置偏置电阻，而是也将偏置电阻设置芯片内部，同时其输出电压范围也可以满足USB2.0规格的要求。
[0007]为了解决上述问题，根据本发明的一个方面，本发明提供一种USB高速发送芯片，其包括:基准电流产生电路，其包括运算放大器、第一晶体管和第一电阻，所述运算放大器的第一输入端与一个参考电压相连，第二输入端与第一电阻的第一端相连，第一电阻的第二端接地，所述运算放大器的输出端与第一晶体管的控制端相连，第一晶体管的第一连接端接电源电压，第一晶体管的第二连接端接第一电阻的第一端，所述第一电阻上流过基准电流；电流复制电路，用于复制所述基准电流形成复制电流，并将该复制电流注入第一节点；串联于第一节点和接地端之间的第一控制开关和第二电阻，第二电阻的第一端作为第一输出端；串联于第一节点和接地端之间的第二控制开关和第三电阻，第三电阻的第一端作为第二输出端，第一电阻、第二电阻和第三电阻之间进行匹配设计。
[0008]进一步的，第一控制开关的第一连接端与第一节点相连，第二连接端与第二电阻的第一端相连，第二电阻的第二端接地；第二控制开关的第一连接端与第一节点相连，第二连接端与第三电阻的第一端相连，第三电阻的第二端接地。
[0009]进一步的，第一晶体管为PMOS晶体管MP1，PM0S晶体管MPl的源极为第一连接端，PMOS晶体管MPl的漏极为第二连接端，PMOS晶体管MPl的栅极为控制端，电流复制电路包括PMOS晶体管MP2、MP3、MP4，NMOS晶体管丽I和丽2，PMOS晶体管MP2的源极和栅极分别与PMOS晶体管MPl的源极和栅极相连，PMOS晶体管MP2的漏极与NMOS晶体管丽I的漏极和栅极相连，NMOS晶体管丽I的源极接地，栅极与NMOS晶体管丽2的栅极相连，NMOS晶体管丽2的源极接地，漏极与PMOS晶体管MP3的漏极和栅极相连，PMOS晶体管MP3的源极和栅极分别与PMOS晶体管MP4的源极和漏极相连，PMOS晶体管MP4的漏极作为第一节点输出所述复制电流。
[0010]进一步的，第一电阻、第二电阻和第三电阻的电阻值的相对误差由于匹配设计而被控制在+/-1%之内。第一电阻、第二电阻和第三电阻均包括有多个电阻单元，第一电阻的电阻单元组成第一电阻阵列，第二电阻的电阻单元组成第二电阻阵列，第三电阻的电阻单元组成第三电阻阵列，相邻的两个电阻单元之间的间隔距离相同，各个电阻单元的长度和宽度相同，第一电阻的第一电阻单元阵列的中心点、第二电阻的第二电阻单元阵列的中心点，第三电阻的第三电阻单元阵列的中心点重合，所有电阻单元阵列的两边加设仿真电阻，仿真电阻的长度和宽度也都和各个电阻单元保持一致。
[0011]根据本发明的另一个方面，本发明提供一种USB高速发送电路，其包括:上述USB高速发送芯片；串联于第二输出端和接地端之间的第四电阻，串联于第一输出端和接地端之间的第五电阻。
[0012]与现有技术相比，本发明中将偏置电阻也设置于USB高速发送芯片内部，同时将偏置电阻与第二电阻和第三电阻进行匹配设计，使他们的相对误差缩小至+/-1%内，这样可以保证输出电压范围可以满足USB2.0规格的要求，同时尽量降低成本。
【【附图说明】】
[0013]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0014]图1示出了本发明中的USB高速发送电路在一个实施例中的电路结构图；
[0015]图2为图1中的第一电阻、第二电阻和第三电阻的匹配设计的示例图。
【【具体实施方式】】
[0016]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0017]此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
[0018]图1示出了本发明中的USB高速发送电路在一个实施例中的电路结构图。如图1所示，所述USB高速发送电路包括USB高速发送芯片110和芯片外电路120。
[0019]所述USB高速发送芯片110包括基准电流产生电路111、电流复制电路112、第一控制开关swl、第二电阻R2、第二控制开关sw2、第三电阻R3。
[0020]所述基准电流产生电路111包括运算放大器0P、第一晶体管MPl和第一电阻R1。所述运算放大器OP的第一输入端与一个参考电压相连，比如所述参考电压可以为带隙基准电压VBG，第二输入端与第一电阻Rl的第一端相连，第一电阻Rl的第二端接地VSS。所述运算放大器OP的输出端与第一晶体管MPl的控制端相连，第一晶体管MPl的第一连接端接电源电压VDD，第一晶体管MPl的第二连接端接第一电阻Rl的第一端，所述第一电阻Rl上流过基准电流。在一个实施例中，第一晶体管为PMOS晶体管MPl，PMOS晶体管MPl的源极为第一连接端，PMOS晶体管MPl的漏极为第二连接端，PMOS晶体管MPl的栅极为控制端。
[0021]所述电流复制电路112用于复制所述基准电流形成复制电流，并将该复制电流注入第一节点A。如图所示的实施例中，所述电流复制电路112包括PMOS晶体管MP2、MP3、MP4, NMOS晶体管MNl和MN2。PMOS晶体管MP2的源极和栅极分别与PMOS晶体管MPl的源极和栅极相连。PMOS晶体管MP2的漏极与NMOS晶体管丽I的漏极和栅极相连，NMOS晶体管MNl的源极接地，NMOS晶体管MNl的栅极与NMOS晶体管MN2的栅极相连，NMOS晶体管丽2的源极接地，NMOS晶体管丽2的漏极与PMOS晶体管MP3的漏极和栅极相连。PMOS晶体管MP3的源极和栅极分别与PMOS晶体管MP4的源极和漏极相连，PMOS晶体管MP4的漏极作为第一节点A输出所述复制电流。其中，PMOS晶体管MP2和MPl形成电流镜，PMOS晶体管MP3和MP4形成电流镜，NMOS晶体管丽I和丽2形成电流镜，这样实现了所述基准电流的复制。
[0022]第一控制开关swl和第二电阻R2串联于第一节点A和接地端VSS之间，第二电阻R2的第一端作为第一输出端DM。第二控制开关sw2和第三电阻R3串联于第一节点A和接地端VSS之间，第三电阻R3的第一端作为第二输出端DP。在一个实施例中，第一控制开关swl的第一连接端与第一节点A相连，第二连接端与第二电阻R2的第一端相连，第二电阻R2的第二端接地；第二控制开关sw2的第一连接端与第一节点A相连，第二连接