意框图。在所示的实施例中，体偏 置电路300可包括错位电路，该错位电路在无施加电力的情况下运行，或者无需稳定的电 力供应就能运行。通过使用运样的"零偏置"错位电路，加电后，晶体管本体可被错制为电 源电压（例如，V孤、VS巧。一旦电源电压稳定后，体偏置生成电路就能生成体偏置电压。然 后体偏置节点可从电源电压"松开"并连接至体偏置电压。
[0075] 体偏置电路300可包括和图2A中类似的部件，包括PBB生成电路302-0、NBB生成 电路302-1、第一错位电路304-0、第二错位电路304-1W及错位控制电路314。PBB和NBB 生成电路（302-0/1)可W像图2A中那样运行，一旦第一电源电压V孤稳定后，可W生成用 于P沟道晶体管的体偏置电压VBP_GenW及用于n沟道晶体管的体偏置电压VBN_Gen。类 似地，一旦V孤达到所需电平，或在一段时间之后，错位控制电路314可激活错位禁用信号 (Clamp-DisableP、Clamp-DisableN)。
[0076] 然而，与图2A的实施例不同的是，错位电路304-0/1没有W响应于第二电源电 压VDDIO而运行。更确切地说，如上所述，在没有VDD或稳定的VDD电平时，第一错位电路 304-0可将P沟道体偏置节点310-0错制为VDD，而第二错位电路304-1可将n沟道体偏置 节点310-1错制为VSS。响应于错位禁用信号Clamp_Dis油leP，第一错位电路304-0可使P 沟道体偏置节点310-0连接至由PBB生成电路302-0生成的体偏置电压VBP_Gen。类似地， 响应于错位禁用信号Clamp_Dis油IeN,第二错位电路304-1可使n沟道体偏置节点310-1 连接至由NBB生成电路302-1生成的体偏置电压VBN_Gen。
[0077] 在非常具体的实施例中，错位电路304-0/1可利用耗尽型MOS晶体管。因此，在没 有栅电压的情况下，运样的晶体管可提供错位连接（即，源-漏路径将VBN连接至VSS和/ 或将VBP连接至VDD)。随后，栅电压可关闭运样的耗尽型晶体管，使VBN连接至VBN_Gen并 使VBP连接至VBP_Gen。
[0078] 结合图3B将对图3A的体偏置电路的一特定上电操作进行描述。图3B是示出上 述VDD、VBP、VBN和VSS的时序图。 阳079] 参见图3A和图3B在时刻to,VDD可能开始上升。在常规装置中，由于电容/电 阻禪合，运样的操作可导致体偏置电平（VBP和VBN)变化。然而，通过第一和第二错位电路 (304-0/1)的"零偏置"操作，VBP(P沟道晶体管的体偏置）保持错制为VDD，而VBN(n沟道 晶体管的体偏置）保持错制为VSS。因此，可W防止基于本体的p-n结正偏和/或円锁引起 的情况。
[0080] 大约在时刻tl，VDD达到所需电平长达预定时间量。结果是，错位控制电路314 可激活错位禁用信号，导致错位电路304-0/1将VBP连接至VBP_Gen并将VBN连接至VBN_ Gen。现在IC可通过具有所需体偏置电压的晶体管运行。
[0081] 在本公开其他实施例中，体偏置电压（VBN_Gen、VBP_Gen)可W是反向体偏置电 压、正向体偏置电压W及动态切换的体偏置电压。在具体实施例中，电源电压（VDD)和体偏 置电压（VBP、VBN)可具有本文具体实施例所描述的关系和/或范围W及等效关系和/或范 围。
[0082] 图4A是根据一实施例的错位装置416的示意图。错位装置416可包括耗尽型n 沟道MOS型晶体管M0、电容C40和电流源电路418。晶体管MO可具有连接至第一电源 (VDD)输入408-0的源极、连接至P沟道体偏置节点410-0的漏极W及连接至电流源电路 418的栅极。晶体管MO的本体可连接至其源极VDD(或可选地连接至低电源电压VS巧。电 容C40可连接在晶体管MO的源极和栅极之间。
[0083] 电流源电路418可连接在晶体管MO的栅极和低电源连接部408-2之间。电流源 电路418可W响应于VDD电平而运行。换言之，一开始，当VDD上升时，电流源电路418可能 并不牵引电流。然而，一旦VDD达到预定电平或者稳定了长达预定时间后，电流源电路418 就可牵引电流。
[0084] 在运行中，在上电后V孤可开始上升至所需电平。此时，可禁用电流源电路418。 通过电容C40的操作，MO的栅极处的电压可追随其源极（即，追随VDD)。由于MO是耗尽 型装置，其在运种状态下导通，并且P沟道体偏置节点410-0 (即VB巧可被错位至V孤。
[0085] 随后，一旦V孤达到合适的电平或者稳定了合适的时间量，就可使能电流源电路 418。结果是，MO的栅极可被朝向VSS牵引，MO关闭。运样，P沟道体偏置节点410-0可 从错制为VDD的状态释放出来，并被驱动至体偏置电压，例如由体偏置生成电路生成的体 偏置电压（例如，VBP_Gen)。
[0086] 图4B是错位晶体管420 (例如，在图4A中示出为MO的晶体管）的侧剖面图示 意。错位晶体管420可形成在P型阱（P阱）422内，P阱422形成在深n型阱（n阱）424 内，而n阱424形成在P型衬底426内。第一电源（V孤）输入408-0可连接至深n阱接头 (tap) 428-0、p阱接头428-1W及错位晶体管420的源极430。电容C40可连接在源极430 和栅极432之间。漏极434可连接至P沟道体偏置节点410-0。在一些实施例中，沟道区 436可渗杂有n型渗杂剂W在耗尽模式中提供期望的响应。
[0087] 在具体实施例中，电源电压（VDD)和体偏置电压（VB巧可具有本文具体实施例中 描述的关系和/或范围W及等效关系和/或范围。
[0088] 图5A是根据另一实施例的错位装置516的示意图。错位装置516可包括耗尽型 P沟道MOS型晶体管P50、电容C50和电流源电路518。晶体管P50可具有连接至低压电源 (vs巧输入508-2的源极、连接至n沟道体偏置节点510-1的漏极、连接至电流源电路518 的栅极W及连接至其源极VSS(或者可选地连接至VDD)的本体。
[0089] 电容C50可连接在晶体管P50的源极和栅极之间。电流源电路518可连接在晶体 管P50的栅极和高电源（VDD)连接部508-0之间。电流源电路518可WW和图4A中所示 电流源电路418相同的方式运行。
[0090] 错位装置516可WW和图4A中所示的相同的方式运行。简言之，当V孤上升时， VBN可由耗尽型晶体管P50错制为VSS。一旦VDD达到一定电平或者稳定了预定时间量后， 就可使能电流源电路518,将P50的栅极驱动至VDD，从而关闭晶体管P50。 阳091] 图5B是错位晶体管520(例如图5A中示出为P50的晶体管）的侧剖面图示意。错 位晶体管520可形成在n阱524内，n阱524形成在P型衬底526内。低电源（VS巧输入 508-2可连接至n阱接头528-0W及错位晶体管520的源极530。电容C50可连接在P50 的源极530和栅极532之间。漏极534可连接至n沟道体偏置节点510-1。在一些实施例 中，沟道区536可渗杂有P型渗杂剂W在耗尽模式中提供期望的响应。
[0092] 在具体实施例中，电源电压（VS巧和体偏置电压（VBN)可具有本文具体实施例中 描述的关系和/或范围W及等效关系和/或范围。
[0093] 图6A是根据又一实施例的错位装置616的示意图。错位装置616可包括n沟道 结型场效应晶体管（JFET)N60、电容C60和电流源电路618。JFETN60可具有连接至第一电 源（VDD)输入608-0的源极、连接至P沟道体偏置节点610-0的漏极W及连接至电流源电 路618的栅极。
[0094] 电容C60可连接在晶体管N60的源极和栅极之间。电流源电路618可连接在晶体 管N60的栅极和低电源（VSS)接头608-2之间。电流源电路618可WW和图4A中所示电 流源电路418相同的方式运行。
[0095] 错位装置616可WW和图4A中所示的相同的方式运行。随着V孤上升，VBP可由 JFETP60错制为VDD。一旦VDD达到一定电平或者稳定了预定时间量之后，就可使能电流 源电路618,将N60的栅极驱动至VSS，从而关闭晶体管N60。 阳096] 图6B是错位晶体管620 (例如图6A中示出为P60的晶体管）的侧剖面图示意。错 位晶体管620可形成在P阱622内，P阱622形成在深n阱624内，而n阱624形成在P型 衬底626内。第一电源（VDD)输入608-0可连接至深n阱接头628-0W及错位晶体管620 的源极630。栅极632可包括驱动P阱622的P阱接头628-1。电容C60可连接在源极630 和栅极632之间。漏极634可连接至P沟道体偏置节点610-0。在一些实施例中，沟道区 636可渗杂有n型渗杂剂W提供期望的响应。 阳097] 在具体实施例中，电源电压（VDD)和体偏置电压（VB巧可具有本文具体实施例中 描述的关系和/或范围W及等效关系和/或范围。
[0098] 图7A是根据又一实施例的错位装置716的示意图。错位装置716可包括P沟道 JFETP70、电容C70和电流源电路718。JFETP70可具有