一种多通道串行自适应误码测试装置及其测试方法
【专利摘要】本发明公开了一种多通道串行自适应误码测试装置，包括FPGA模块、接口电路模块、控制接口模块、输出显示模块和控制模块，该FPGA模块包括伪随机码发生模块和多通道串行自适应误码比对模块，该FPGA模块分别连接接口电路模块、控制接口电路模块和输出显示模块，该控制模块连接控制接口模块；其中，该伪随机码发生模块产生多路伪随机码通过接口电路模块发送至与其连接的外部通信链路进行测试，该多路串行自适应误码比对模块接收伪随机码信号，并对接收的数据进行伪随机码码本比对，通过输出显示模块输出比对结果。该自适应误码测试装置结构简单、易于实现，能进行多通道实时误码比对且不受FPGA内部存储资源和缓存资源限制，具有良好的可扩展性和通用性。
【专利说明】一种多通道串行自适应误码测试装置及其测试方法
【技术领域】
[0001]本发明涉及数字通信系统误码测试设备领域，尤其涉及一种针对卫星数据传输链路的测试提供简易可行的方案，为一种小型化的多通道串行自适应误码测试装置及其测试方法。
[0002]
【背景技术】
[0003]误码测试装置是数字通信系统误码率的检测装置，其主要功能是提供数传链路传输的测试码源，接收数传链路下行数据并与测试码本进行比对，实时显示系统误码情况。误码测试是数字通信系统调试或测试过程中的必不可少的一个项目，目前一般的误码测试装置需要独立的码源发生器、数据终端采集设备和控制器等多种装置和复杂的比对软件，而且只能实现单个通道的误码实时比对功能。同一般的误码测试装置相比，本发明的误码测试装置体积小、集成度高、具有多个通道数据误码同时的实时比对功能。
[0004]一般的误码测试装置是将伪随机码码本预先存储在ROM中或是将产生的码源实时缓存在存储器中，待被测通信系统下行数据到达误码测试装置接收端后将数据与预先存储或之前缓存的码源数据进行同步，并进行比较后显示误码结果。
[0005]这类方法最大的缺点是需要占用额外的存储资源且实现过程复杂，如果将伪随机码码本预先存储在ROM中，首先需要额外的ROM资源存储码本，其次ROM中需要事先存储码本的全部序列，且码本序列的长度随着伪随机码本原多项式级数的增加呈几何倍数增长，实现级数越高的伪随机码工程越复杂，占用的存储资源也就越多。如果将产生的码源实时缓存在存储器中，一方面需要开辟缓存资源对码源数据进行存储，另一方面由于输出码源数据时钟与接收数据时钟的不同源特性，即输出码源数据时钟与接收数据时钟不是由同一时钟产生的，随着对比时间的推移，缓存数据存在溢出或读空的隐患。
[0006]在以上两种方法的基础上实现m路码本自适应判别和比对功能，其占用的逻辑资源或存储资源以及功能实现复杂度与m成正比，误码测试装置功能扩展的难度和操作的复杂度是目前一般的误码测试装置不具备自适应功能的主要原因。
[0007]同一般的误码测试装置相比，本发明的误码测试装置原理简单，易于实现，可扩展性强且具有一定范围的通用性。在实现相同的功能情况下，不需要开辟缓存资源和存储资源，只需要通过修改代码中的本原多项式和码本初始序列，即可实现新的伪随机码产生和比对功能，通过增加m路码本判据标识实现m路码本自适应判别和比对功能，减少了功能扩展的难度和实现的复杂度，该误码测试装置具有好的适应性和可修改性。
[0008]一般的误码测试装置只接收一个通道的数据对其进行实时比对，如需实现多通道数据接收或误码实时比对，则通过增加误码测试装置的台数来实现，主要原因是由于误码测试装置在测试多通道接收数据时，其内部逻辑资源不能满足成倍增长的需求。
[0009]同一般的误码测试装置相比，本发明的误码测试装置单路测试时不占用FPGA内部的存储资源和缓存资源，逻辑资源存在较大余量，一片FPGA的逻辑资源可以满足多个通道数据的同时自适应比对要求。
[0010]因此，有必要提供一种可同时收发多种伪随机码的多通道串行自适应误码测试装置。
[0011]
【发明内容】
[0012]为了克服现有技术的缺陷，本发明旨在提供一种电路结构简单、可扩展性强且占用资源少，能够实现多路接收信号同时自适应判别伪随机码码本类型并进行误码检测功能的多通道串行自适应误码测试装置。
[0013]为了实现上述目的，本发明提供了一种多通道串行自适应误码测试装置，该多通道串行自适应误码测试装置包括接口电路模块、FPGA模块、控制接口模块、控制模块和输出显示模块；其中，所述FPGA模块分别连接所述接口电路模块和所述控制接口模块，所述接口电路模块连接一外部通信链路，所述控制模块连接所述控制接口模块，所述输出显示模块连接所述FPGA模块；所述控制模块通过所述控制接口发送控制信号至所述FPGA模块，所述FPGA模块通过所述接口电路模块发送多路伪随机码至所述通信链路供其测试，且所述FPGA模块通过所述接口电路模块接收所述通信链路的测试信号，所述FPGA模块对接收的测试信号进行串行自适应误码测试，并将测试结果发送至所述输出显示模块，由所述输出显示模块显示所述测试结果。
[0014]较佳地，所述FPGA模块包括多路伪随机码发生模块和多路串行自适应误码比对模块，所述多路伪随机码发生模块和所述多路串行自适应误码比对模块均通过所述接口电路模块与外部通信链路连接；其中，通过所述多路伪随机码发生模块产生多路伪随机码，通过所述多路串行自适应误码比对模块对接收的测试信号进行串行自适应误码测试，并输出测试结果。
[0015]较佳地，所述串行自适应误码比对模块包括码本时钟同步单元和自适应误码比对单元，所述码本时钟同步单元与所述自适应误码比对单元相互连接，且所述自适应误码比对单元连接所述控制接口模块，并接收控制信号。
[0016]较佳地，所述码本时钟同步单元包括一伪随机码发生器，通过所述伪随机码发生器实时产生与所述多路伪随机码发生模块产生的伪随机码相同的伪随机码码本，从而进行接收数据与比对码本数据的时钟同步。
[0017]较佳地，所述自适应误码比对单元包括自适应伪随机码判决模块和数据对比模块；其中，所述自适应伪随机码判决模块通过各类码本的初始序列与接收数据比对判断接收数据的码本类型，并实时生成比对码本；所述数据对比模块通过反馈信号实现比对码本信号与接收数据信号的数据同步，从而进一步实现码本比对。
[0018]较佳地，所述多通道串行自适应误码测试装置体积较小，使该装置易于携带，且其尺寸大小为120_X 100_X 20mm。
[0019]本发明还提出一种多通道串行自适应误码测试方法，包括如下步骤:
(1)通过所述控制模块发送控制信号，使该多通道串行自适应误码测试装置启动；
(2)所述多路伪随机码发生模块发送多路伪随机码，并通过接口电路模块发送至外部通信链路供其进行测试，并将测试信号通过所述接口电路模块发送至FPGA模块； (3)所述多路串行自适应误码比对模块通过多路接收所述测试信号，并对所述测试信号进行串行自适应误码测试，并将测试结果输出至所述输出显示模块；
(4)通过所述输出显示模块显示测试结果。
[0020]较佳地，所述步骤(3)对测试信号进行串行自适应误码测试进一步包括伪随机码判决和数据比对；其中，伪随机码判决是根据码本不同的伪随机特性将随机序列的初始序列作为接收数据比对和同步的判据，接收数据与多种码本初始序列进行实时比对后，数据与其中一路码本初始序列比对一致后给出选择信号，通过选择信号选择伪随机码生成的本原多项式进行实时比对码本生成，在接收数据与实时产生的码本数据没有保持数据同步的情况下，比对伪随机码发生模块通过复位信号进入比对等待模式，此模式下比对码本停留在当前状态，实时接收数据与比对码本当前状态下的数据进行比对，比对一致后解除反馈的复位信号，比对码本继续实时生成，此时，比对码本与接收数据保持数据同步，从而实现接收数据与码本数据的实时同步对比。
[0021]较佳地，所述步骤(3)还包括:在实时同步对比过程中，如果发送的码本数据突然切换，则该多通道串行自适应误码比对测试装置的比对误码率将超出门限要求，此时，复位信号将反馈至数据对比模块的数据同步部分，接收数据与码本将重新建立同步；如果此时接收数据与码本之间不能建立同步关系，复位信号将反馈至自适应伪随机码判决模块，对接收数据的信号类型进行新一轮的自适应判定，从而解决码源发送数据实时切换对接收误码测试装置带来的影响。
[0022]与现有技术相比，本发明的有益效果如下:
1、本发明的多通道串行自适应误码测试装置，实现了不同类型伪随机码接收后的自动识别功能，并实时产生相对应的码本进行实时对比，在上一段内容的基础上，极大的简化了功能扩展的复杂度，解决了适用范围受限的问题，达到了电路设计与修改简单、容易实现的有益效果。
[0023]2、本发明提供的多通道串行自适应误码测试装置，其单个通道串行自适应误码测试模块不占用FPGA内部的存储资源和缓存资源，且不需要通过外部存储电路即可实现接收数据的误码测试，在此状态下，串行自适应误码测试装置实现多个通道数据接收和自适应比对不会受到FPGA内部的存储资源和缓存资源的限制，从而用一片FPGA芯片实现多个通道数据的自适应实时比对功能，并广泛应用于数字通信系统的误码调试或测试过程中。
[0024]3、本发明提供的多通道串行自适应误码测试装置，由于使用接收信号时钟作为比对码本处理时钟，解决了一般误码测试装置在接收数据与码源数据时钟同步问题上需要额外的缓存资源或存储资源的问题；同时利用伪随机码本原多项式实时产生当前接收数据的比对码本，从而避免复杂码本数据库的预先建立，对码本的可扩展性提供了简单方便的解决途径。
[0025]
【专利附图】
【附图说明】
[0026]图1为本发明实施的多通道串行自适应误码测试装置的结构示意图；
图2为本发明实施的单个通道的串行自适应误码测试流程图；
图3为本发明实施的码本时钟同步流程图； 图4为本发明实施的自适应误码比对的流程图。
[0027]符号列表:
100-多通道串行自适应误码测试装置，101-电路接口模块，102-FPGA模块，103-控制接口模块，104-输出显示模块，105-控制模块，106-伪随机码发生模块，107-串行自适应误码比对模块，108-码本时钟同步单元，109-自适应误码比对单元，110-伪随机码发生器；200-通信链路。
[0028]【具体实施方式】:
参见示出本发明实施例的附图，下文将更详细的描述本发明。然而，本发明可以以不同形式、规格等实现，并且不应解释为受在此提出之实施例的限制。相反，提出这些实施例是为了达成充分及完整公开，并且使更多的有关本【技术领域】的人员完全了解本发明的范围。这些附图中，为清楚可见，可能放大或缩小了相对尺寸。
[0029]先参考图1详细描述本发明实施的多通道串行自适应误码测试装置100，该测试装置包括接口电路模块101、FPGA模块102、控制接口模块103、控制模块105和输出显示模块104，该FPGA模块102分别连接接口电路模块101和控制接口模块103，该FPGA模块102还通过接口电路模块101连接一外部通信链路200 ;该控制模块105连接控制接口模块103，输出显示模块104连接FPGA模块102 ;该控制模块105通过控制该控制接口模块103发送控制信号至FPGA模块102，该FPGA模块102通过接口电路模块101发送多路伪随机码至通信链路200供其测试，且该FPGA模块102通过接口电路模块101接收通信链路200的测试信号(或接收信号)，该FPGA模块102对接收的测试信号进行串行自适应误码测试，并将测试结果(即自适应误码比对结果)发送至输出显示模块104，由该输出显示模块104显示该测试结果。
[0030]其中，该FPGA模块102包括多路伪随机码发生模块106和多路串行自适应误码比对模块107，该多路伪随机码发生模块106和该多路串行自适应误码比对模块107均通过接口电路模块101与外部通信链路200连接；通过多路伪随机码发生模块106产生多路伪随机码，该多路伪随机码通过接口电路模块101输出至通信链路200，由该通信链路200进行测试，测试完毕发送测试信号，该多路串行自适应误码比对模块107通过接口电路模块101接收该测试信号(或接收信号)，并将接收信号进行串行自适应误码比对，并输出比对结果至输出显示模块104，由输出显示模块104显示该比对结果。
[0031]如图2所示，该单个通道的串行自适应误码比对模块107包括码本时钟同步单元108和自适应误码比对单元109，该码本时钟同步单元108与该自适应误码比对单元109相互连接，且该自适应误码比对单元109连接控制接口模块103，并接收控制信号。
[0032]其中，如图3所示，该码本时钟同步单元108包括一伪随机码发生器110，通过该伪随机码发生器Iio实时产生与多路伪随机码发生模块106产生的伪随机码相同的伪随机码码本，从而进行数据时钟同步；具体的，该码本时钟同步单元108采用接收时钟作为比对码本信号产生的处理时钟，实现比对码本与接收数据时钟同步。
[0033]而且，该自适应误码比对单元109包括自适应伪随机码判决模块和数据对比模块；该自适应伪随机码判决模块采用各类码本的初始序列与接收信号的数据进行比对，从而判断接收数据的码本类型，并实时生成对比码本，通过反馈信号实现比对码本信号与接收数据信号的数据同步，从而进一步通过数据对比模块实现对比功能。具体的，该自适应伪随机码判决模块根据码本不同的伪随机特性将伪随机序列的初始序列作为接收数据比对和同步的数据，接收数据与多种码本初始序列进行实时比对后，接收数据与其中一路码本初始序列比对一致后给出选择信号，通过该选择信号选择伪随机码生成的本原多项式进行比对码本实时生成，在接收数据与实时产生的比对码本数据没有保持数据同步的情况下，比对伪随机码发生模块通过复位信号进入比对等待模式，此模式下比对码本停留在当前状态，实时接收数据与比对码本当前状态下的数据进行比对，比对一致后解除反馈的复位信号，比对码本继续实时生成，此时，比对码本与接收数据保持数据同步，从而实现接收数据与比对码本数据的实时同步对比。
[0034]另外，在实时同步对比过程中，如果发送的码本数据突然切换，则误码比对该多通道串行自适应误码测试装置的比对误码率将超出门限要求，此时，复位信号将反馈至数据对比模块的数据同步部分，接收数据与码本将重新建立同步；如果此时接收数据与码本之间不能建立同步关系，复位信号将反馈至自适应伪随机码判决模块，对接收数据的信号类型进行新一轮的自适应判定，从而解决了码源发送端数据实时切换对接收误码测试装置带来的影响。
[0035]在具体实施过程中，该多通道串行自适应误码测试装置可以提供多种伪随机码输出，所接收的多种伪随机码信号与码本的比对可以通过控制接口模块手动调整，也可以通过内部的自适应装置完成多种伪随机码信号的锁定跟踪；该自适应方法即为通过接收数据与伪随机码初始序列的比较实现接收数据的伪随机码种类的判别、自动产生相应的码本，并进行数据自适应对比功能。而且，该多通道串行自适应误码测试装置中的多路串行自适应误码比对模块可集成成为一个模块，从而对伪随机码进行误码测试，而其他种类伪随机码的测试只需要更换此模块代码中的一个公式(即为本原多项式)和对应的初始序列即可。与其他的误码测试相比，该多通道自适应误码测试装置既不需要实现建立全部的对比码本，也不需要将码本数据进行实时缓存，即可实现对接收数据进行误码比对功能。
[0036]在具体实施过程中，该多通道串行自适应误码测试装置体积较小，其尺寸大小为120mm X IOOmm X 20mm，从而便于该多通道串行自适应误码测试装置的携带，但其尺寸大小并不以本实施例为限，可根据该误码测试装置的集成度进行确定。
[0037]具体实施过程中，本发明还提出一种多通道串行自适应误码测试方法，利用上述多通道串行自适应误码测试装置进行误码测试，具体包括如下步骤:
(1)通过控制模块发送控制信号，使该多通道串行自适应误码测试装置启动；
(2)多路伪随机码发生模块产生多路伪随机码，并通过接口电路模块发送至外部通信链路供其进行测试，并将测试信号通过接口电路模块发送至FPGA模块；
(3)多路串行自适应误码比对模块通过多路接收测试信号，并对测试信号进行串行自适应误码测试，并将测试结果输出至输出显示模块；
(4)通过输出显示模块显示测试结果。
[0038]在具体实施过程中，如图4所示，该步骤(3)对测试信号进行串行自适应误码测试进一步包括伪随机码判决和数据比对；其中，伪随机码判决是根据码本不同的伪随机特性将随机序列的初始序列作为接收数据比对和同步的判据，接收数据与多种码本初始序列进行实时比对后，数据与其中一路码本初始序列比对一致后给出选择信号，通过选择信号选择伪随机码生成的本原多项式进行实时码本生成，在接收数据与实时产生的码本数据没有保持数据同步的情况下，比对伪随机码发生模块通过复位信号进入比对等待模式，此模式下码本停留在当前状态，实时接收数据与码本当前状态下的数据进行比对，比对一致后解除反馈的复位信号，码本继续实时生成，此时，码本与接收数据保持数据同步，从而实现接收数据与码本数据的实时同步对比。
[0039]而且，在实时同步比对过程中，如果发送的码本数据突然切换，误码比对装置的比对误码率将超出门限要求,此时,复位信号将反馈至数据对比模块的数据同步部分,接收数据与码本将重新建立同步，如果此时接收数据与码本之间不能建立同步关系，复位信号将反馈至自适应误码本判决模块，对接收的数据信号类型进行新一轮的自适应判定，从而解决了码源发送数据实时切换对接收自适应误码测试装置带来的影响。
[0040]在具体实施过程中，该接口电路模块可为LVDS收发电路，从而实现多路伪随机码信号的快速收发，该控制模块可为一控制键盘，通过该控制键盘控制该多通道串行自适应误码测试装置的开启和选择发送码源的类型，该输出显示模块可通过一显示面板实时显示测试的比对结果。该FPGA模块完成码源的产生、接收数据和自适应比对功能，在一片FPGA芯片内部实现多个通道实时自适应误差比对且不受芯片内部缓存或存储资源限制，通过多个串行自适应误码比对的并行处理，实现多通道串行自适应误码测试装置及其测试。
[0041]通过该FPGA模块与控制电路和接口电路的连接，并由FPGA实现其码源信号发送和接收，并进行码本比对，通过显示面板显示比对结果，因此，该装置具有电路设计简单、功能易扩展、通用性强的特点，可广泛应用于通信系统的误码测试中。且该多通道串行自适应误码测试装置，其单个通道的串行自适应误码测试模块不占用FPGA内部的存储资源和缓存资源，不需要外部存储电路即可实现多个通道数据接收和自适应比对，且不会受到FPGA内部的存储资源和缓存资源的限制，从而用一片FPGA芯片实现多个通道数据的自适应实时比对功能。
[0042]然而，本发明提供的多通道串行自适应误码测试装置，并不限于本实施例为限，该多通道串行自适应误码测试装置的数据发送端可选择输出20种伪随机码，接收端可同时进行10通道串行数据实时自适应误码比对功能，且输出伪随机码的种类和并行接收通道均可以进一步扩展；该此测试装置的尺寸并不以本实施提出的120mmX IOOmmX 20mm的大小为限，还可根据芯片的集成程度进行缩小，从而便于携带。
[0043]显然，本领域的技术人员可以对本发明进行各种改动和变形而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变形属于本发明权利要求及其等同技术的范围内，则本发明也意图包含这些改动在内。
【权利要求】
1.一种多通道串行自适应误码测试装置，其特征在于，包括接口电路模块、FPGA模块、控制接口模块、控制模块和输出显示模块；其中，所述FPGA模块分别连接所述接口电路模块和所述控制接口模块，所述接口电路模块连接一外部通信链路，所述控制模块连接所述控制接口模块，所述输出显示模块连接所述FPGA模块； 所述控制模块通过所述控制接口发送控制信号至所述FPGA模块，所述FPGA模块通过所述接口电路模块发送多路伪随机码至所述通信链路供其测试，且所述FPGA模块通过所述接口电路模块接收所述通信链路的测试信号，所述FPGA模块对接收的测试信号进行串行自适应误码测试，并将测试结果发送至所述输出显示模块，由所述输出显示模块显示所述测试结果。
2.根据权利要求1所述的多通道串行自适应误码测试装置，其特征在于，所述FPGA模块包括多路伪随机码发生模块和多路串行自适应误码比对模块，所述多路伪随机码发生模块和所述多路串行自适应误码比对模块均通过所述接口电路模块与外部通信链路连接；其中，通过所述多路伪随机码发生模块产生多路伪随机码，通过所述多路串行自适应误码比对模块对接收的测试信号进行串行自适应误码测试，并输出测试结果。
3.根据权利要求2所述的多通道串行自适应误码测试装置，其特征在于，所述串行自适应误码比对模块包括码本时钟同步单元和自适应误码比对单元，所述码本时钟同步单元与所述自适应误码比对单元相互连接，且所述自适应误码比对单元连接所述控制接口模块，并接收控制信号。
4.根据权利要求3所述的多通道串行自适应误码测试装置，其特征在于，所述码本时钟同步单元包括一伪随机码发生器，通过所述伪随机码发生器实时产生与所述多路伪随机码发生模块产生的伪随 机码相同的伪随机码码本，从而进行接收数据与比对码本数据的时钟同步。
5.根据权利要求3所述的多通道串行自适应误码测试装置，其特征在于，所述自适应误码比对单元包括自适应伪随机码判决模块和数据对比模块；其中，所述自适应伪随机码判决模块通过各类码本的初始序列与接收数据比对判断接收数据的码本类型，并实时生成比对码本；所述数据对比模块通过一反馈信号实现比对码本信号与接收数据信号的数据同止/J/ O
6.根据权利要求1所述的多通道串行自适应误码测试装置，其特征在于，所述多通道串行自适应误码测试装置体积较小，且其尺寸大小为120mmX IOOmmX 20mm。
7.一种多通道串行自适应误码测试方法，利用如权利要求1所述的多通道串行自适应误差测试装置进行测试，其特征在于，包括如下步骤: (1)通过所述控制模块发送控制信号，使该多通道串行自适应误码测试装置启动； (2)所述多路伪随机码发生模块发送多路伪随机码，并通过接口电路模块发送至外部通信链路供其进行测试，并将测试信号通过所述接口电路模块发送至FPGA模块； (3)所述多路串行自适应误码比对模块通过多路接收所述测试信号，并对所述测试信号进行串行自适应误码测试，并将测试结果输出至所述输出显示模块； (4)通过所述输出显示模块显示测试结果。
8.根据权利要求7所述的多通道串行自适应误码测试方法，其特征在于，所述步骤(3)对测试信号进行串行自适应误码测试进一步包括伪随机码判决和数据比对；其中，伪随机码判决是根据码本不同的伪随机特性将随机序列的初始序列作为接收数据比对和同步的判据，接收数据与多种码本初始序列进行实时比对后，数据与其中一路码本初始序列比对一致后给出选择信号，通过选择信号选择伪随机码生成的本原多项式进行实时比对码本生成，在接收数据与实时产生的码本数据没有保持数据同步的情况下，比对伪随机码发生模块通过复位信号进入比对等待模式，此模式下比对码本停留在当前状态，实时接收数据与比对码本当前状态下的数据进行比对，比对一致后解除反馈的复位信号，比对码本继续实时生成,此时，比对码本与接收数据保持数据同步,从而实现接收数据与码本数据的实时同步对比。
9.根据权利要求8所述的多通道串行自适应误码测试方法，其特征在于，所述步骤(3)还包括:在实时同步对比过程中，如果发送的码本数据突然切换，则该多通道串行自适应误码比对测试装置的比对误码率将超出门限要求，此时，复位信号将反馈至数据对比模块的数据同步部分，接收数据与码本将重新建立同步；如果此时接收数据与码本之间不能建立同步关系，复位信号将反馈至自适应伪随机码判决模块，对接收数据的信号类型进行新一轮的自适应判定。`
【文档编号】H04L1/24GK103825690SQ201310557550
【公开日】2014年5月28日 申请日期:2013年11月11日 优先权日:2013年11月11日
【发明者】江洁, 钟鸣, 陈丽仙 申请人:上海航天测控通信研究所