基于fpga的sdh设备时钟芯片电路的制作方法
【专利摘要】本实用新型涉及一种基于FPGA的SDH设备时钟芯片电路，硬件主要由1个FPGA芯片和一个高精度温补晶振组成；19.44M温补晶振与FPGA芯片的19.44M时钟输入端连接，向FPGA芯片提供19.44M高精度低抖动时钟信号；通过FPGA内部编程，在FPGA芯片内形成CK模块、PD模块、LF模块、DCO模块和APLL模块，FPGA芯片包括一个19.44M时钟输入端和一个19.44M时钟输出端；实现时钟信号的输入和输出，最终完成整个时钟芯片功能。
【专利说明】基于FPGA的SDH设备时钟芯片电路
【技术领域】
[0001 ] 本实用新型涉及光通信及数字通信领域，具体涉及一种基于FPGA的SDH设备时钟芯片电路，通过FPGA实现时钟芯片功能。
【背景技术】
[0002]随着通信及计算机技术的发展，对大量数据进行高速，实时传输的需求越来越多，传统的并行传输技术已经接近理论上限，但仍不能满足需求。因此，高速串行传输技术被越来越多的通信设备采用。高速数据传输对时钟的要求很高，而能满足高速传输需求的各种专业芯片不仅价格昂贵，而且功能单一，灵活性低，不能满足用户多样化的需求。特别是在SDH (同步数字体系)通信系统中，需要对不同线路输入的时钟信号进行跟踪和保持。虽然有相应的专用芯片来达到上述的目的，但是因为输入线路数量各异，导致专用芯片的灵活性有所欠缺，并增加了产品的成本。
【发明内容】
[0003]鉴于现在技术存在的问题，本实用新型的目的就是为克服现有技术的不足，提供一种基于FPGA的SDH设备时钟芯片的设计方案，采用FPGA对SDH中使用的时钟进行处理，通过FPGA实现时钟芯片功能。
[0004]本实用新型是通过这样的技术方案实现的:一种基于FPGA的SDH设备时钟芯片电路，其特征在于，硬件主要由I个FPGA芯片和一个高精度温补晶振组成；19.44M温补晶振与FPGA芯片19.44M时钟输入端连接，FPGA芯片内部电路由CK模块、PD模块、LF模块、DCO模块和APLL模块构成，FPGA芯片包括一个19.44M时钟输入端和一个19.44M时钟输出端；温补晶振采用KOAN公司的19.44M温补晶振，FPGA芯片采用Xilinx公司的XC6VLX75T-FFG484。
[0005]所述电路的实现方法包括:
[0006]由所述CK模块将19.44M线路时钟和19.44M输出时钟分别分频为8K的时钟，为PD模块提供鉴相输入信号；
[0007]由所述ro模块对线路时钟和输出时钟进行鉴相，将指示线路时钟超前输出时钟的超前鉴相信号和指示线路钟时落后输出时钟的滞后鉴相信号输出给LF模块；
[0008]LF模块是低通滤波器，由LF模块对H)模块的输出进行低通滤波，滤除高频分量后输出正确的选择结果；
[0009]由DCO模块控制本地时钟移相追踪线路时钟相位，把输入的超前鉴相和滞后鉴相每22秒加权平均进行统计，24小时的统计结果存储在FPGA的块RAM中，在输入时钟丢失时，FPGA从块RAM中顺序读出统计值，使输出时钟追踪线路时钟过去24小时的相位变化；
[0010]DCO模块通过FPGA内部的多路复用器对155.52M的本地时钟移相；每个多路复用器提供η /14个弧度相移；
[0011]APLL模块式调用FPGA自带的模拟锁相环，通过本地高精度的19.44M晶振，生成各子模块需要的311.04M和155.52M高速时钟。
[0012]本实用新型的有益效果是:通过内部编程在FPGA芯片内形成时钟芯片电路，可以在FPGA中实现需要专用芯片才能实现的时钟芯片各种功能。该技术实现的时钟输出完全符合SDH传输国际通用标准。在同步光缆线路系统，同步复用器(SM)，同步数字交叉连接设备(SDXC)等各种SDH设备中有广泛的应用价值。
【专利附图】
【附图说明】
[0013]图1.硬件及主要信号线连接示意图；
[0014]图2.FPGA内部功能模块示意图；
[0015]图3.PD模块有限状态机状态转移图；
[0016]图4.DCO模块移相控制电路图。
[0017]图3中的数字表示采集的8K线路时钟状态和8K输出时钟过程:00代表采集到8K线路时钟低电平、8K输出时钟低电平过程，01代表采集到8K线路时钟低电平、8K输出时钟高电平过程，10代表采集到8K线路时钟高电平、8K输出时钟低电平过程，11代表采集到8K线路时钟高电平、8K输出时钟高电平过程。
【具体实施方式】
[0018]如图1至图2所示，系统硬件总体说明:
[0019]I) 19.44M温补时钟:主要对FPGA提供19.44M高精度低抖动时钟信号；
[0020]2) FPGA:主要完成时钟的输入和输出，最终完成整个时钟芯片功能。
[0021]硬件及主要信号线连接示意图如图1所示。
[0022]本设计中使用的温补时钟是凯擎(KOAN)公司的19.44M温补时钟，FPGA是赛灵思(Xilinx)公司的 XC6VLX75T-FFG484。
[0023]CK模块将19.44M线路时钟和19.44M输出时钟分别分频为8K的时钟，为H)模块
提供鉴相输入信号。
[0024]PD模块对线路时钟和输出时钟进行鉴相，将指示线路时钟超前输出时钟的超前鉴相信号和指示线路钟时落后输出时钟的滞后鉴相信号输出给LF模块。有限状态机状态转移图如图3所示。
[0025]如图3所示，每个状态的输入由同一时刻采集的8K线路时钟和8K输出时钟状态组成。在空闲状态，当采集到输入为10时，表示线路时钟超前输出时钟，进入超前状态，并输出超前鉴相信号；当采集到输入为01时，表示线路时钟滞后输出时钟，进入滞后状态，并输出滞后鉴相信号，其它输入保持空闲状态；在处于超前或滞后状态时，当输入为00时，进入空闲状态，当输入为11时，进入暂停状态；在暂停状态，当输入为01时，表示线路时钟超前输出时钟，跳转到超前状态；当输入为10时，表示线路时钟滞后输出时钟，跳转到滞后状态。
[0026]LF模块是低通滤波器。为了防止时钟抖动带给H)模块错误的鉴相结果，LF模块对ro模块的输出进行低通滤波，滤除高频分量后输出正确的选择结果。
[0027]DCO模块控制本地时钟移相追踪线路时钟相位。把输入的超前鉴相和滞后鉴相每22秒加权平均进行统计，24小时的统计结果存储在FPGA的块RAM中。在输入时钟丢失时，FPGA从块RAM中顺序读出统计值，使输出时钟追踪线路时钟过去24小时的相位变化。DCO模块中的移相控制电路图如图4所示。
[0028]如图4所示。DCO模块通过FPGA内部的多路复用器对155.52M的本地时钟移相。每个多路复用器提供η/14个弧度相移。
[0029]APLL模块式调用FPGA自带的模拟锁相环，通过本地高精度的19.44M晶振，生成各子模块需要的311.04M和155.52M高速时钟。
[0030]根据上述说明，结合本领域技术可实现本实用新型的方案。
【权利要求】
1.一种基于FPGA的SDH设备时钟芯片电路，其特征在于，硬件主要由I个FPGA芯片和一个高精度温补晶振组成；19.44M温补晶振与FPGA芯片19.44M时钟输入端连接，FPGA芯片内部电路由CK模块、H)模块、LF模块、DCO模块和APLL模块构成，FPGA芯片包括一个`19.44M时钟输入端和一个19.44M时钟输出端；温补晶振采用KOAN公司的19.44M温补晶振，FPGA 芯片采用 Xilinx 公司的 XC6VLX75T-FFG484。
【文档编号】H04J3/06GK203675123SQ201320776874
【公开日】2014年6月25日 申请日期:2013年12月2日 优先权日:2013年12月2日
【发明者】马晓明, 张晓峰 申请人:天津光电通信技术有限公司