Fpga芯片时钟线网的布局方法
【技术领域】
[0001] 本发明涉及现场可编程逻辑门阵列（FieldProgrammableGateArray,FPGA)芯 片的布局布线技术领域，特别是FPGA芯片时钟线网的布局方法。
【背景技术】
[0002] FPGA是由许多的逻辑单元构成的逻辑器件，其中逻辑单元包括门、查找表、和触发 器，它具有丰富硬件资源、强大并行处理能力和灵活可重配置能力，在数据处理、通信、网络 等很多领域得到了越来越多的广泛应用。
[0003] 在FPGA的硬件架构中，时钟资源有限且有一定的区域限制。对于拥有较多独立时 钟控制信号的寄存器的设计而言，详细布局时就必须将它们分散到不同的处理器本地总线 (PLB)当中，并且进一步满足时钟域内的时钟控制信号数量限制，满足各种硬件约束。如果 总体布局阶段不考虑各种时钟信号优化，会使得总体布局结果中，同种时钟信号的寄存器 分布相对松散，从而增加详细布局的难度和复杂度，进而增加布线的复杂度，降低布线的成 功率，甚至于对于独立的控制信号过多的设计而言，在布线阶段失败。
【发明内容】
[0004] 本发明的目的是针对现有技术的缺陷，提供了一种FPGA芯片时钟线网的布局方 法。
[0005] 本发明实施例提供了一种FPGA芯片时钟线网的布局方法，包括：
[0006] 在FPGA芯片的线网中确定低时钟偏移low-skew线网和普通时钟线网；其中，所述 FPGA芯片的线网包括数据线网和时钟线网，所述时钟线网中包括low-skew线网和普通时 钟线网；
[0007] 查询所述普通时钟线网的目的端所对应的单元是否为寄存器单元；
[0008] 当所述普通时钟线网的目的端所对应的单元为寄存器单元时，增加所述普通时钟 线网的权重；
[0009] 根据所述权重对所述FPGA芯片的线网进行优化处理，到优化处理后的FPGA芯片 的线网的线长；
[0010] 根据优化处理后的普通时钟线网的线长，对所述普通时钟线网的目的端所对应的 寄存器单元进行布局处理。
[0011] 优选的,所述在FPGA芯片的线网中确定low-skew线网和普通时钟线网的方法具 体包括：
[0012] 获取所述FPGA芯片的线网的中，每根线网的扇出量；
[0013] 确定所述时钟线网中所述扇出量最多的n根时钟线网为low-skew线网；其中n为 所述FPGA芯片的硬件资源中low-skew线网资源的个数；
[0014] 确定所述时钟线网中除所述low-skew线网外的其他时钟线网为普通时钟线网。
[0015] 进一步优选的，所述增加所述普通时钟线网的权重的方法具体为：
[0016] 根据所述FPGA芯片的线网中每根线网的扇出量，确定所述每根线网的权重；
[0017] 将所述普通时钟线网的权重分别增加第一数量倍，以使所述全部时钟线网的平均 权重与所述全部数据线网的平均权重之比为预设值。
[0018] 进一步优选的，所述增加所述普通时钟线网的权重的方法具体为：
[0019] 获取所述FPGA芯片的普通时钟线网中每根时钟线网的权重；
[0020] 对所述每根时钟线网的权重分别进行调整，使调整后的普通时钟线网的权重与调 整前的普通时钟线网的权重之比为预设值。
[0021] 进一步优选的，所述预设值的范围在1至2之间。
[0022] 优选的，所述根据所述权重对所述FPGA芯片的线网进行优化处理，得到优化处理 后的普通时钟线网的线长具体为：
[0023] 根据所述FPGA芯片的线网中的每根线网的权重确定优化处理的顺序，对权重大 的线网优先进行优化处理，得到优化处理后的FPGA芯片的线网的线长，其中包括优化处理 后的普通时钟线网的线长。
[0024] 所述优化处理具体为：
[0025] 对所述FPGA芯片的线网中每根时钟线网的权重进行迭代计算，直至所述时钟线 网中任意一根线网的两个端点之间的半周长线长的变化量都小于预设的变化量。
[0026] 优选的，当所述普通时钟线网的目的端对应的单元非寄存器单元时，则不改变所 述普通时钟线网的权重。
[0027] 本发明实施例提供的FPGA芯片时钟线网的布局方法，通过对所有拥有时钟信号 的寄存器进行遍历收集时钟线网信息，确定需要被优化的普通时钟线网，增大时钟线网的 权重，使得这些时钟线网在线长优化时比其他线网拥有更高的关键度，从而在优化处理时 能够优先被优化，最终达到缩小同一种时钟线网控制的寄存器的分布范围，实现FPGA布局 优化，进而达到降低后续布线的复杂度，提高最终的布线成功率的目的。
【附图说明】
[0028] 图1为本发明实施例提供的FPGA芯片时钟线网的布局方法流程图；
[0029] 图2为本发明实施例提供的一种FPGA芯片时钟线网的示意图。
【具体实施方式】
[0030] 下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0031] 图1为本发明实施例提供的FPGA芯片时钟线网的布局方法流程图，如图所示，该 方法包括如下步骤：
[0032] 步骤110,在FPGA芯片的线网中确定低时钟偏移low-skew线网和普通时钟线网； 其中，所述FPGA芯片的线网包括数据线网和时钟线网，所述时钟线网中包括low-skew线网 和普通时钟线网；
[0033] 具体的，包括：
[0034]步骤111，获取所述FPGA芯片的线网的中，每根线网的扇出量；
[0035] 其中，扇出量是指每根时钟线网实际驱动的单元个数；所述单元可以是寄存器、查 找表等。
[0036] 步骤112,确定所述时钟线网中所述扇出量最多的n根时钟线网为low-skew线网； 其中n为所述FPGA芯片的硬件资源中low-skew线网资源的个数。
[0037] 进一步具体的，不同的FPGA芯片所具有的硬件资源可能不相同，其中所包括的 low-skew时钟线网资源也可能不同。例如在一个具体的例子中，low-skew线网的数量可以 是两个。
[0038] 步骤113,确定所述时钟线网中除所述low-skew线网外的其他时钟线网为普通时 钟线网。
[0039] 步骤120,查询所述普通时钟线网的目的端所对应的单元是否为寄存器单元；
[0040] 具体的，当所述普通时钟线网的目的端对应的单元非寄存器单元时，则不改变所 述普通时钟线网的权重；
[0041] 否则执行，步骤130,当所述普通时钟线网的目的端所对应的单元为寄存器单元 时，增加所述普通时钟线网的权重；
[0042] 具体的，增加普通时钟线网的权重的方法具体可以为如下步骤131至步骤132所 /Jn〇
[0043]步骤131，根据所述FPGA芯片的线网中每根线网的扇出量，确定所述每根线网的 权重；
[0044] 优选的，一根线网的扇出量越大，其权重就越小。
[0045] 步骤132,将所述普通时钟线网的权重分别增加第一数量倍，以使所述全部时钟线 网的平均权重与所述全部数据线网的平均权重之比为预设值。。
[0046] 此外，还增加普通时钟线网的权重的方法可以如下步骤133至步骤134所示。
[0047] 步骤133,获取所述FPGA芯片的普通时钟线网中每根时钟