半导体存储器的制作方法

专利名称：半导体存储器的制作方法
技术领域：
本发明涉及一种半导体存储器，该半导体存储器具有易失性存储单 元并且具有SRAM接口，其中所述易失性存储单元具有电容器。
背景技术：
近来，诸如蜂窝电话的移动装置在服务功能方面日益完善，并且所 要处理的数据量不断地增多。于是，相应地需要在移动装置上安装更大 容量的工作存储器。
传统上，移动装置的工作存储器使用SRAM，该SRAM使得系统构造 能够较为容易。但是，SRAM在用于构成单元的各个单个位的器件数量方 面要大于DRAM，并且因此不利于较高的存储容量。由于这个原因，开发 出了一种被称为拟SRAM的半导体存储器，这种存储器具备DRAM的高容 量和SRAM的可用性。拟SRAM具有DRAM存储单元和SRAM接口。例如， 在美国专利No. 6392958中公开了一种拟SRAM的概述。
由于拟SRAM具有DRAM存储器内核，所以必须要对存储单元进行重 写，以避免读取数据之后的数据破坏。因此，在读取操作时，如果选择 了一字线并且提供了不同的地址信号以选择另一字线，则不能正确地进 行重写，并且存储单元中的数据被破坏。即，拟SRAM发生误操作。相反， 由于SRAM是由锁存器构成的，所以即使在读取操作期间由于提供了另一 地址信号而使读取操作中断，存储单元中的数据也不会被破坏。
为了避免前述的误操作，拟SRAM具有下述的定时规范在读取周期过程中当重新选择字线时禁止地址信号的这种变化。
拟SRAM具有SRAM接口 ，并且与SRAM基本兼容。但是，与SRAM相 比，拟SRAM存在某些限制，例如上述对于地址变化的定时规范。因此， 当使用拟SRAM来替代安装在系统上的SRAM时，经常需要对用于控制存 储器的控制器进行修改。
同时，当拟SRAM具有16位的I/O端子(两个字节)时，通常形成 用于输入低位字节信号/LB和高位字节信号/UB的多个外部端子，从而以 单个字节为单位输入/输出数据。当将数据的低八位写入存储单元或从存 储单元中读出时，将低位字节信号/LB使能。当将数据的高八位写入存储 单元或从存储单元读出时，将高位字节信号使能。例如，在NEC公司生 产的拟SRAM //PM632312-x的数据单中，介绍了这种类型的拟SRAM的产
品规范。
但是，虽然这种类型的拟SRAM可以以多个字节为单位输入输出数 据，但是存储器内核是响应于16位数据进行工作的。因此，例如，当仅 向存储器内核中写入低位1字节的数据时，必须屏蔽向存储器内核写入 高位l字节的数据。此外，如果低位字节信号/LB和高位字节信号/UB的 使能周期部分重叠，则向存储器内核的写入操作的起始时刻必须与低位 字节信号/LB和高位字节信号/UB之间的较慢禁止定时合拍。
如上所述，为了进行字节写入，传统的16位结构的拟SRAM需要用 于控制数据屏蔽的电路和用于控制写入操作的起始时刻的电路(写入等 待电路)。这增大了控制电路的规模，导致芯片尺寸较大的问题。此外， 字节写入时的复杂写入控制减小了定时余量。
以下为与本发明相关的现有技术参考文献。 (专利文献)
(1)美国专利No. 6392958 (非专利文献)
(1) ^PD4632312-x， NEC数据单，NEC公司 发明内容本发明的一个目的在于提高具有DRAM高容量和SRAM接口的半导体 存储器的SRAM兼容性和可用性。具体地说，目的在于防止由于地址信号 的变化而导致保留在存储单元中的数据被破坏。
本发明的另一个目的在于使用简单的控制电路对能够彼此独立地向 它们的存储器内核写入多个数据组的多个拟SRAM的写入操作进行控制。
根据本发明的半导体存储器的多个方面之一，定时器从接收到外部 访问信号开始测量预定的时间，并且在经过所述预定时间之后输出访问 请求信号。所述外部访问信号使存储器内核执行读取操作，所述访问请 求信号使所述存储器内核进行操作。所述预定时间被设定为长于内核操 作时间，该内核操作时间是所述存储器内核执行单个操作所需的时间。 因此当外部访问信号在短于所述预定时间的时间内发生变化时，存储器 内核不进行操作。结果，即使在以存储器内核不能正确操作的时间间隔 提供外部访问信号时，也可以防止存储器内核发生误操作以及防止保存 在其中的数据被破坏。
根据本发明的半导体存储器的另一方面，边沿检测电路在检测到所 述外部访问信号的转换边沿时输出转换测得信号。所述定时器响应于所 述转换测得信号开始测量所述预定时间。因此可以可靠地检测到外部访 问信号的变化并且启动定时器的操作。
根据本发明的半导体存储器的另一方面，重置电路与所述转换测得 信号同步地产生用于重置所述定时器的重置信号。设置电路以生成所述 重置信号的延迟与所述转换测得信号同步地产生用于启动所述定时器的 设置信号。由于在启动之前通过重置信号确保了定时器的重置，所以可 以始终正确地测量所述预定时间。
根据本发明的半导体存储器的另一方面，所述重置电路响应于从所 述定时器输出的所述访问请求信号产生所述重置信号。另选地，所述重 置电路在作为所述外部访问信号的芯片使能信号处于非启动状态的同时 输出所述重置信号。另选地，所述重置电路在提供用于使所述存储器内 核执行写入操作的所述外部访问信号的同时输出所述重置信号。由于在 所述定时器不需要进行操作时重置所述定时器，所以可靠地避免了所述定时器发生误操作。
根据本发明的半导体存储器的另一方面，所述定时器具有振荡器和 计数器。该振荡器响应于所述转换测得信号而启动，并且产生内部时钟 信号。该计数器通过对所述内部时钟信号的脉冲数量进行计数来测量所 述预定时间，并且在测量所述预定时间之后输出所述访问请求信号。所 述定时器由振荡器和计数器组合在一起而构成，以使得可以容易地髙精 度地测量所述预定时间。
根据本发明的半导体存储器的另一方面，刷新请求电路周期性地输 出用于刷新所述存储单元的刷新请求。刷新保持电路保持所述刷新请求。 刷新屏蔽电路在所述存储器内核没有进行操作或所述计数器没有测量所 述预定时间时，输出保持在所述刷新保持电路中的刷新请求作为刷新开 始信号。此外，该刷新屏蔽电路在所述存储器内核正在进行操作或所述 计数器正在测量所述预定时间时，禁止输出所述刷新开始信号。也就是 说，所述刷新屏蔽电路用作为确定刷新操作与访问操作之间的优先级的 判优电路。这使得可以避免刷新操作与访问操作之间的冲突。
此外，在测量所述预定时间的过程中，通过禁止启动刷新操作，可 以将访问操作和刷新操作的开始定时设置为在所述预定时间的测量之 后。这使得能够容易地控制访问操作与响应于随机出现的刷新请求而发 生的刷新操作之间的判优。
根据本发明的半导体存储器的另一方面，访问保持电路保持所述访 问请求信号。访问屏蔽电路在所述存储器内核没有进行操作时，输出保 持在所述访问保持电路中的所述访问请求信号作为用于启动存储器内核 的操作的访问开始信号。此外，所述访问屏蔽电路在所述存储器内核进 行操作时，禁止输出所述访问开始信号。也就是说，访问屏蔽电路用作 为确定刷新操作与访问操作之间的优先级的判优电路。因此可以避免访 问操作与响应于随机出现的刷新请求而发生的刷新操作之间的冲突。
根据本发明的半导体存储器的另一方面，允许将作为所述外部访问 信号的地址信号仅保持短于所述预定时间或长于单个读取操作所需的周 期时间的时间。禁止将所述地址信号保持长于所述预定时间或短于所述周期时间的时间。如果将所述地址信号保持得长于所述预定时间并且短 于所述周期时间，则存储器内核开始操作。然而，所述地址信号的保持 时间短于所述周期时间，从而输出数据将是无效的。将所述周期时间设 置为包括无效的存储器内核操作所花的时间是对时间的浪费，因为无效 存储器内核操作对任何访问都没有贡献。根据本发明，能够禁止无效存 储器内核操作，从而减少了周期时间。
根据本发明的半导体存储器的另一方面，禁止端子接收用于禁止所 述定时器测量所述预定时间的禁止信号。在提供所述禁止信号时，开始 信号输出电路响应于所述外部访问信号的接收强制输出所述访问请求信 号。结果，安装有所述半导体存储器的系统例如可以根据存储器内核的 实际操作性能来访问所述半导体存储器。
根据本发明的半导体存储器的另一方面，刷新请求电路周期性地输 出用于刷新所述存储单元的刷新请求。刷新保持电路保持所述刷新请求。 在没有提供所述禁止信号时，刷新屏蔽电路输出保持在所述刷新保持电 路中的刷新请求作为刷新开始信号。此外，在提供所述禁止信号时，该 刷新屏蔽电路禁止输出所述刷新开始信号。暂时禁止响应于随机出现的 刷新请求的刷新操作使得可以根据存储器内核的实际操作性能在最短的 时间内访问半导体存储器。
根据本发明的半导体存储器的另一方面，测试模式电路在外部端子 连续接收到多个具有预定逻辑值的信号时进入测试模式。结果，可以容 易地使半导体存储器进入测试模式，而不需要具有专用测试端子。
根据本发明的半导体存储器的另一方面，在进入测试模式时或者进 入测试模式之后，测试解码电路可以根据提供给所述外部端子的信号的 逻辑值从多种测试中选择所要执行的测试。
根据本发明的半导体存储器的另一方面，写入屏蔽电路响应于在进 入所述测试模式时提供的写入使能信号禁止写入操作。这可以防止在进 入所述测试模式时的错误写入操作，该错误写入操作会破坏保存在所述 存储单元中的数据。
根据本发明的半导体存储器的另一方面，在测试模式下，第一测试电路禁止所述定时器测量所述预定时间，并且响应于所述外部访问信号
的接收强制输出所述访问请求信号。因此，可以容易地估算对存储器内
核的访问时间的实际值。
根据本发明的半导体存储器的另一方面，在测试模式下，第二测试
电路向外部端子输出一测量信号，该测量信号表示所述定时器正在测量
所述预定时间。因此可以容易地测量所述预定时间。
根据本发明的半导体存储器的另一方面，所述第二测试电路具有重 置禁止电路和定时器输出电路。重置禁止电路禁止所述定时器在经过所 述预定时间之后进行重置，以便重复地测量所述预定时间。所述定时器 输出电路根据所述重置禁止电路的操作接收在每个预定时间输出的所述 访问请求信号，响应于第一个访问请求信号输出所述测量信号，并且在 停止输出所述测量信号之前接收所述访问请求信号预定次数。输出所述 测量信号，直到经过了多次预定时间。结果，可以高精度地测量所述预 定时间。
根据本发明的半导体存储器的另一方面，在测试模式下，第三测试 电路响应于所述外部访问信号强制生成刷新请求。接着，该第三测试电 路在完成与所述外部访问信号相对应的读取操作时，根据所述刷新请求 开始刷新操作。此外，该第三测试电路响应于该刷新操作强制产生读取 操作请求，并且执行读取操作。通常，当在读取操作过程中发出刷新请 求时，出现最差访问时间。然而，由于刷新请求是随机出现的，所以难 以通过外部控制使半导体存储器执行最差访问操作。根据本发明，该第 三测试电路可以容易地实现最差访问操作，从而测量最差访问时间。
根据本发明的半导体存储器的另一方面，写入控制电路响应于写入 使能信号和第一数据使能信号输出用于操作存储器内核的第一存储单元 的第一写入信号。该写入控制电路还响应于写入使能信号和第二数据使 能信号输出用于操作存储器内核的第二存储单元的第二写入信号。
所述第一存储单元响应于所述第一写入信号向存储单元写入第一写 入数据。所述第二存储单元响应于所述第二写入信号向存储单元写入第 二写入数据。所述第一和第二存储单元分别根据第一和第二写入信号彼此独立地进行操作。结果，无论什么时候提供写入使能信号以及第一和 第二数据使能信号，所述写入控制电路只能根据这些控制信号在预定的 定时输出第一和第二写入信号。换句话说，所述写入控制电路不需要进 行诸如根据控制信号的提供定时来对写入操作的开始定时进行偏移的控 制。这使得能够减小半导体存储器的电路规模，并提高所述写入控制电 路的定时间余量。结果，可以减少写入周期时间。
根据本发明的半导体存储器的另一方面，输入控制电路响应于所述 第一和第二写入信号分别向所述第一和第二存储单元输出所述第一和第
二写入数据。这消除了例如在半导体存储器上形成用于在向第一存储单 元写入数据时禁止向第二存储单元写入数据的屏蔽逻辑的必要。结果， 可以减小半导体存储器的电路规模。由于不必控制数据屏蔽，所以可以 通过减少写入周期时间来提高与写入操作相关的电路的定时余量。
根据本发明的半导体存储器的另一方面，所述半导体存储器具有子 状态机和主状态机。存储器内核具有由于数据保持而需要刷新的存储单 元。刷新控制电路以预定的时间间隔产生刷新命令，以刷新所述存储单 元。
所述子状态机具有就绪状态和保留状态，其中在没有提供读取命令 时所述子状态机转换到所述就绪状态，所述子状态机响应于读取命令从 所述就绪状态转换到所述保留状态。所述子状态机根据所述半导体存储 器内部产生的刷新命令以及从外部提供的读取命令和写入命令分别发出 刷新允许、读取允许和写入允许，以操作所述存储器内核。
所述主状态机具有空闲状态，在该状态下，主状态机将所述存储 器内核设置为非操作状态；读取状态，在该状态下，主状态机使所述存 储器内核执行读取操作；写入状态，在该状态下，主状态机使所述存储 器内核执行写入操作；以及刷新状态，在该状态下，主状态机使所述存 储器内核执行刷新操作。该主状态机根据所述刷新允许从空闲状态转换 到刷新状态，从而使所述存储器内核执行刷新操作。该主状态机根据所 述读取允许从空闲状态转换到读取状态，从而使存储器内核执行读取操 作。该主状态机根据所述写入允许从空闲状态转换到写入状态，从而使存储器内核执行写入操作。
控制半导体存储器的操作的状态机由直接控制存储器内核的操作的 主状态机和根据来自存储器内核的操作命令控制内部电路的操作的子状 态机组成，从而可以防止状态机在结构方面太复杂。各个状态机的简化 使得能够实现与各个状态机相对应地形成在半导体存储器中的控制电路 的简单结构。结果，可以减少半导体存储器的电路设计所花费的时间。
通常，存储器内核往往普遍用于多种类型的半导体存储器。这里， 控制存储器内核的操作的主状态机与几乎相同的控制电路相对应，因此， 可以将以前设计的控制电路用于它们。也就是说，可以通过仅设计与命 令输入规范相关的新的子状态机来实现新的半导体存储器的开发。这使 得可以縮短半导体存储器的开发周期以及降低其开发成本，因为仅需要 对子状态机集中进行验证。相反，如果状态机是一体机，则需要区分哪 些部分是可转用的，哪些部分是需要重新生成的，这会加长状态机验证 所花费的时间。
根据本发明的半导体存储器的另一方面，所述子状态机在响应于读 取命令转换为保留状态之后预定时间发出读取允许，并且从保留状态转 换到就绪状态。所述主状态机响应于读取允许从空闲状态转换到读取状 态，以进行读取操作。当所述子状态机在保留状态接收到新的读取命令 时，所述子状态机响应于所述读取命令重置所述保留状态，并且转换到 新的保留状态，以再次测量所述预定时间。这样，在以短于预定时间间 隔的时间间隔提供的读取命令的情况下，存储器内核不进行操作。因此 防止了在以存储器内核无法正确地进行操作的时间间隔提供读取命令时 存储器内核的误操作。结果，具有需要刷新的存储单元的半导体存储器
可以使用与静态RAM相同的定时规范进行操作。
根据本发明的半导体存储器的另一方面，所述子状态机在保留状态 下接收刷新命令，并且在经过预定时间之后发出读取允许和刷新允许。 在响应于读取允许的读取操作之后，主状态机响应于刷新允许从空闲状 态转换到刷新状态，以进行刷新操作。这样，当在保留状态下提供刷新 命令时，可以以高于刷新操作的优先级进行读取操作。结果，可以縮短从提供读取命令到输出所读取的数据的时间(读取访问时间)。
根据本发明的半导体存储器的另一方面，当在经过预定时间之前在 保留状态下连续接收到刷新命令和新的读取命令时，所述子状态机发出 刷新允许，重置保留状态并且转换到新的保留状态。所述主状态机响应 于刷新允许从空闲状态转换到刷新状态，以进行刷新操作。这样，当在 保留状态下连续提供刷新命令和新的读取命令时，优先执行刷新操作。 由于可以在保留周期内进行刷新操作，所以可以隐藏来自外部系统的刷 新周期。也就是说，具有需要刷新的半导体单元的半导体存储器可以执
行与静态RAM相同的操作。
根据本发明的半导体存储器的另一方面，当在经过预定时间之前在 保留状态下接收到写入命令时，所述子状态机发出写入允许并且转换到 就绪状态。所述主状态机响应于写入允许从空闲状态转换到写入状态， 以进行写入操作。结果，在存储器内核处于空闲状态时，响应于写入命 令立即进行写入操作。
根据本发明的半导体存储器的另一方面，主状态机可以仅从空闲状 态转换到刷新状态、读取状态和写入状态。由此，当在刷新状态、读取 状态和写入状态中的任何一种状态下发出了读取允许、刷新允许或写入 允许时，主状态机在存储器内核完成其操作之后首先转换到空闲状态， 然后转换到新的状态。
根据本发明的半导体存储器的另一方面，当在就绪状态下接收到刷 新命令时，所述子状态机保持就绪状态并且发出刷新允许。所述主状态 机响应于刷新允许从空闲状态转换到刷新状态，以进行刷新操作。这样， 在存储器内核处于空闲状态时，响应于刷新命令，立即执行刷新操作。
根据本发明的半导体存储器的另一方面，当在保留状态下连续接收 到刷新命令和等待命令时，所述子状态机发出刷新允许并且从保留状态 转换到就绪状态。所述主状态机响应于刷新允许从空闲状态转换到刷新 状态，以进行刷新操作。这样，当在保留状态下提供刷新命令和等待命 令时，优先进行刷新操作。在就绪状态下，在经过预定时间之后开始与 读取命令相对应的读取操作。在就绪状态下开始刷新操作使得可以隐藏来自外部系统的刷新周期。
写入操作需要直到写入数据的接收定时的规范(半导体存储器的定 时规范)。同时，可以根据半导体存储器的内部状态设置从接收写入数据 到开始写入操作的时间。这样，可以在刷新操作之后执行与在刷新操作 期间提供的写入命令相对应的写入操作。
根据本发明的半导体存储器的另一方面，当在就绪状态下接收到写 入命令时，所述子状态机保持就绪状态并且发出写入允许。所述主状态 机响应于写入允许从空闲状态转换到写入状态，以进行写入操作。结果， 在存储器内核处于空闲状态时，响应于写入命令，立即进行写入操作。


图1表示本发明的半导体存储器的第一实施例的方框图； 图2是表示图1的输入电路的细节的电路图； 图3是表示图1的边沿检测电路的细节的电路图； 图4是表示图1的地址锁存电路的细节的电路图； 图5是表示图1的重置电路和设置电路的细节的电路图； 图6是表示图1的定时器的细节的电路图； 图7是表示图1的刷新控制电路的细节的电路图； 图8是表示图1的主动控制电路的细节的电路图； 图9是表示图1的内核操作控制电路的细节的电路图； 图10是表示图1的测试模式电路的细节的电路图； 图11是表示图1的测试模式电路的细节的电路图； 图12是表示图1的测试模式电路的细节的电路图； 图13是表示本发明的基本操作的时序图； 图14是表示在读取操作中定时器的操作的时序图； 图15是表示在读取操作中存储器内核的操作的时序图； 图16是表示在满足周期时间的情况下的读取操作的时序图； 图17是表示写入操作的概况的时序图； 图18是表示刷新操作的概况的时序图；图19是表示在读取操作中的保持时间期间出现刷新请求的示例的
时序图20是表示在保持时间期间出现刷新请求的另一示例的时序图； 图21是表示在保持时间期间出现刷新请求的另一示例的时序图； 图22是表示正好在写入操作中的/WE信号的上升沿之前出现刷新请
求的示例的时序图23是表示正好在写入操作中的/WE信号的上升沿之后出现刷新请
求的示例的时序图24是表示依次执行满足保持时间的读取操作、写入操作和读取操
作的示例的时序图25是表示将FCRAM从正常操作模式转换为测试模式的方法的时序
图26是表示测试TES64的概况的时序图27是表示测试TES65的概况的时序图28是表示测试TES03的概况的时序图29是表示在FCRAM中实际发生的最差访问操作的时序图30是表示在FCRAM的定时规范发生变化时的最差访问时间的时序
图31是表示本发明的半导体存储器的第二实施例的方框图32是表示图31的重置电路的细节的电路图33是表示图31的定时器的细节的电路图34是表示图31的刷新控制电路的细节的电路图35是表示根据第二实施例的读取操作的概况的时序图；.
图36是表示本发明的半导体存储器的第三实施例的方框图； 图37是表示根据第三实施例的写入操作的示例的时序图； 图38是表示根据第三实施例的写入操作的另一示例的时序图； 图39是表示根据第三实施例的写入操作的另一示例的时序图； 图40是表示本发明的半导体存储器的第四实施例的方框图41是根据第四实施例的FCRAM的状态转换图；图42是表示在读取操作中存储器内核的操作的时序图； 图43是表示在连续提供读取命令的情况下，FCRAM的操作的时序图; 图44是表示在保留状态下出现刷新命令的情况下，FCRAM的操作的 时序图45是表示在保留状态下出现刷新命令的情况下，FCRAM的操作的 时序图46是表示在保留状态下出现写入命令的情况下，FCRAM的操作的 时序图47是表示在保留状态下提供写入命令并且随后出现刷新命令的 情况下，FCRAM的操作的时序图48是表示在保留状态下提供写入命令并且在写入操作期间出现 刷新命令的情况下，FCRAM的操作的时序图49是表示在保留状态下依次写入命令和提供满足保持时间的读 取命令的情况下，FCRAM的操作的时序图50是表示在保留状态下提供写入命令，然后出现刷新命令并且提 供满足保持时间的读取命令的情况下，FCRAM的操作的时序图51是表示在保留状态下提供写入命令和满足保持时间的读取命 令，并且在写入操作期间出现刷新命令的情况下，FCRAM的操作的时序图52是表示在读取操作中并且在保留状态下出现刷新命令的情况 下，FCRAM的操作的时序图53是表示在读取操作中并且在保留状态下出现刷新命令的情况 下，FCRAM的另一种操作的时序图54是表示在保留状态下出现刷新命令的情况下，FCRAM的另一种 操作的时序图55是表示在读取操作中并且在保留状态下出现刷新命令，并且随 后提供满足保持时间的读取命令的情况下，FCRAM的操作的时序图； 图56是表示本发明的半导体存储器的第五实施例的方框图； 图57是根据第五实施例的FCRAM的状态转换图； 图58是表示在保留状态下提供写入命令的情况下，FCRAM的操作的
18时序图59是表示在保留状态下依次提供刷新命令(SRTZ)和写入命令 (WR0)的情况下，FCRAM的操作的时序图60是表示在保留状态下提供写入命令并且在写入操作过程中出 现刷新命令的情况下，FCRAM的操作的时序图61是表示在保留状态下依次提供写入命令和满足保持时间的读 取命令的情况下，FCRAM的操作的时序图62是表示在保留状态下出现刷新命令，然后提供写入命令并且提 供满足保持时间的读取命令的情况下，FCRAM的操作的时序图63是表示在保留状态下提供写入命令和满足保持时间的读取命 令并且在写入操作过程中出现刷新命令的情况下，FCRAM的操作的时序 图；以及
图64是表示在保留状态下出现满足保持时间的刷新命令，然后提供 写入命令的情况下，FCRAM的操作的时序图。
具体实施例方式
在下文中，将参照附图对本发明的实施例进行说明。
图1表示本发明的半导体存储器的第一实施例。在这些附图中，各 条粗线均表示由多根线组成的信号线。这些附图中的双圆表示外部端子。 以"/"开始的信号和以"X"结束的信号是负逻辑信号。以"Z"结束的 信号是正逻辑信号。以"PZ"结束的信号是作为正脉冲信号输出的信号。 在下面的说明中，可能会对信号名称进行简写，例如将"芯片使能信号 /CE"简写为VCE信号"。
采用CMOS工艺在硅基底上将该半导体存储器形成为时钟异步FCRAM (快速周期RAM (Fast Cycle RAM))。 FCRAM是具有DRAM存储器内核和 SRAM接口的拟SRAM。
FCRAM具有输入电路10、边沿检测电路12、地址锁存电路14、重置 电路16、设置电路18、定时器20、刷新控制电路22、主动控制电路24、 内核操作控制电路26、存储器内核28、输入/输出控制电路30、输入/输出电路32和测试模式电路34。图l仅示出了基本信号。将在图2中以 及后面详细说明输入到各个电路块/从各个电路块输出的信号。
输入电路10接收芯片使能信号/CE、地址信号AD、写入使能信号/WE、 输出使能信号/0E、低位字节信号/LB和高位字节信号/UB，这些信号是从 外部端子提供的。根据所接收的信号，输入电路10输出内部芯片使能信 号CEX、内部地址信号ADZ、测试地址信号TAZ、读取信号RDZ、写入信 号WTZ、内部输出使能信号OEX等。芯片使能信号/CE、地址信号AD和写 入使能信号/WE是用于使存储器内核28执行读取操作或写入操作的外部 访问信号。注意，本发明也可应用于提供有两个芯片使能信号/CEl和/CE2 的FC羅。
当边沿检测电路12检测到内部地址信号ADZ或内部芯片使能信号 CEX的转换边沿时，边沿检测电路12输出地址转换信号ATDPZ (转换测 得信号)。 '
地址锁存电路14对内部地址信号ADZ和刷新地址信号RFAZ进行锁 存，并且将所锁存的两个信号中的任何一个作为锁存地址信号RAX输出， 其中刷新地址信号RFAZ是由刷新控制电路22中的刷新地址计数器生成 的。
重置电路16响应于地址转换信号ATDPZ输出定时器设置信号HTSZ。 在读取操作中，重置电路16响应于地址转换信号ATDFZ或来自定时器20 的保持终止信号HTPZ输出定时器重置信号HTRPZ。在写入操作中，将定 时器重置信号HTRPZ固定为高电平。设置电路18响应于定时器设置信号 HTSZ输出定时器设置信号HTSPZ。
当定时器20接收到定时器重置信号HTRPZ时，对其内部进行初始化， 而当其接收到定时器设置信号HTSPZ时，开始工作。在写入操作期间将 定时器重置信号HTRPZ固定为高电平，以使定时器20不工作。在定时器 20开始工作之后预定时间输出用于启动读取操作的保持终止信号HTPZ。 通过这种方式，在地址信号AD或芯片使能信号/CE发生变化之后预定时 间(保持时间)输出该保持终止信号HTPZ。
刷新控制电路22包括自刷新定时器(刷新请求电路)，并且该刷新控制电路22根据用于使自刷新定时器周期性输出的刷新请求(稍后将在
图7中见到的自刷新信号SRTZ)输出刷新请求信号RREQZ和刷新开始信 号REFPZ。在内核信号C0REZ的输出期间和保持终止信号HTPZ的输出期 间屏蔽刷新开始信号REFPZ的输出，其中该内核信号C0REZ表示存储器 内核28正在进行操作。
当主动控制电路24接收到表示请求开始读取操作的保持终止信号 HTPZ时，主动控制电路24输出用于请求进行读取操作的读取开始信号 RACTPZ。也就是说，保持终止信号HTPZ是操作存储器内核28的访问请 求信号。当主动控制电路24接收到表示请求开始写入操作的写入信号WTZ 时，主动控制电路24输出写入开始信号WACTPZ。在内核信号COREZ和刷 新请求信号RREQZ的输出期间屏蔽RACTPZ信号和WACTPZ信号的输出， 其中内核信号C0REZ表示存储器内核28正在进行操作。
当内核操作控制电路26接收到RACTPZ信号、WACTPZ信号和REFPZ 信号中的任何一个时，内核操作控制电路26输出内核信号C0REZ和内核 操作信号RASZ。内核信号C0REZ的有效期表示存储器内核28正在进4亍操 作。内核操作控制电路26响应于RACTPZ信号和WACTPZ信号分别输出读 取信号READZ和写入信号WRITEZ。
存储器内核28具有以矩阵方式排列的多个易失性存储单元MC、与 该存储单元MC相连的多个字线WL和多个位线BL、以及与位线BL相连的 多个读出放大器SA。存储单元MC与普通的DRAM存储单元相同，它们分 别具有用于以充电的形式保存数据的电容器和设置在该电容器与位线BL 之间的传递晶体管。传递晶体管的栅极与字线WL相连。
存储器内核28响应于内核操作信号RASZ而开始操作，并且根据锁 存地址信号RAX选择字线WL。通过选择字线WL，执行读取操作、写入操 作和刷新操作中的任何一种操作。具体地说，当存储器内核28接收到RASZ 信号和READZ信号时，存储器内核28进行读取操作，当存储器内核28 接收到RASZ信号和WRITEZ信号时，存储器内核28进行写入操作，当存 储器内核28仅接收到RASZ信号(READZ信号和WRITEZ信号未被激活) 时，存储器内核28进行刷新操作。在读取操作、写入操作和刷新操作中任何一种操作之后，存储器内核28执行预充电操作，以将位线BL重置 为预定电压。该预充电操作是自动执行的，无需接收外部命令。
在读取操作中，输入/输出控制电路30将所读取的数据从存储器内 核28传送到输入/输出电路32。在写入操作中，输出/输出控制电路30 将通过输入/输出电路32提供的写入数据从外部传送给存储器内核28。
输入/输出电路32通过外部端子接收写入数据，并且向外部端子输 出所读取的数据。该输入/输出电路32还将来自测试模式电路34的保持 测量信号HTMZ输出给数据端子DQ的最低有效位。
测试模式电路34根据通过外部端子和输入电路10提供的信号使 FCRAM进入测试模式，并且输出用于进行内部测试的测试控制信号TESZ (例如，稍后描述的TES64Z、 TES65Z和TES03Z)。在进入用于测量保持 周期的测试模式(测试TES65)的情况下，测试模式电路34用作为第二 测电路，用于向数据端子DQ输出保持测量信号HTMZ,该保持测量信号 HTMZ表示定时器20正在测量保持时间。
图2表示图1中所示的输入电路10的细节。形成多个以虚线表示的 框(例如10d)。输入电路10具有分别用于接收/CE信号、/0E信号、/WE 信号和地址信号AD的CE缓冲器10a、 0E缓冲器10b、 WE缓冲器10c和 地址缓冲器10d。
CE缓冲器10a输出/CE信号作为CEX信号。由于CE缓冲器10a没有 由任何其它信号选通，所以CEX信号直接随/CE信号的改变而变化。当 CEX信号为低电平时，OE缓冲器10b进行操作，并且输出/OE信号作为 OEX信号。
当CEX信号为低电平时，WE缓冲器10c进行操作，并且输出WTZ信 号或RDZ信号。当在写入操作中提供/WE信号时，与/WE信号(具有低电 平周期的负脉冲信号)同步地输出WTZ信号(具有高电平周期的正脉冲 信号)。在读取操作中，根据高电平的/WE信号将RDZ信号保持为高电平。 WE缓冲器10c的DELAYl表示延迟电路。该延迟电路DELAYl防止由于/WE 信号的噪声而导致WTZ信号输出。具体地说，当WE缓冲器10c接收到脉 冲宽度小于或等于延迟电路DELAYl的延迟时间的/WE信号时，将不产生WTZ信号。顺便说一下，在后续的图中，将多个延迟电路表示为DELAYn (n为整数)。
地址缓冲器10d具有锁存器10e、定时反相器10f 、锁存器10g和选 通电路10h。当CEX信号为低电平时，锁存器10e接收地址信号AD，并 且当CEX信号为髙电平时，锁存AD信号。当WTZ信号为低电平时，定时 反相器10f导通，从而将AD信号传送给锁存器10g。也就是说，定时反 相器10f在写入使能信号/WE为高电平的期间导通。输出传送给锁存器 10g的AD信号作为地址信号ADZ。锁存器10g与WTZ信号的上升沿同步 地锁存地址信号AD。也就是说，锁存器10g仅在写入操作中锁存地址信 号AD。当WTZ信号为高电平时，选通电路10h输出AD信号作为测试地址 信号TAZ。将测试地址信号TAZ输出给测试模式电路34，并且用作为进 入测试模式、选择要在测试模式中进行的测试以及退出测试模式(进入 正常工作模式)时使用的地址信号。
图3表示图1中所示的边沿检测电路12的细节。
边沿检测电路12具有ADZ信号的边沿检测部分12a、 CEX信号的边 沿检测部分12b和OR电路12c。边沿检测部分12a具有用于检测ADZ信 号的上升沿的定时反相器12d和用于检测ADZ信号的下降沿的定时反相 器12e。当边沿检测部分12a检测到ADZ信号的上升沿和下降沿时，边沿 检测部分12a输出地址转换信号ATDZ (正脉冲的ATD00Z、 ADT01Z、…)。
边沿检测部分12b与CEX信号的下降沿同步地输出芯片使能转换信 号CTMZ。该边沿检测部分12b还输出内部芯片使能信号CTDRZ，该内部 芯片使能信号CTDRZ具有与CEX信号相同的逻辑。该CTDRZ信号作用为 定时器20的重置信号。
0R电路12c输出地址转换信号ATDZ和芯片使能转换信号CTDAZ的 多个位中的任意一位作为地址转换信号ATDPZ。在图中，0R电路12c接 收地址转换信号ATDZ的五位，而实际上其接收与外部地址端子相同数量 的地址转换信号ATDZ位。
图4表示图1中所示的地址锁存电路14的细节。
地址锁存电路14具有锁存器部分14a、 14b、 14c、 14d和14e以及开关14f。锁存器部分14a在从刷新控制电路22的自刷新定时器周期性 地输出的自刷新信号SRTZ的高电平期间接收RFAZ信号，并且与SRTZ信 号的下降沿同步地锁存RFAZ信号。与用于启动刷新操作的刷新开始信号 REFPZ同步地输出所锁存的RFAZ信号。用于产生SRTZ信号和REFPZ信号 的电路将会在稍后看到的图7中进行介绍。
锁存器部分14b是与锁存器部分14a相同的电路。锁存器部分14b 在定时器设置信号HTSPZ或测试控制信号TEST64Z的高电平期间接收读 取地址(ADZ信号)，并且与HTSPZ信号或TEST64Z信号的下降沿同步地 锁存该读取地址。也就是说，当HTSPZ信号或TEST64Z信号为高电平时， 锁存器部分14b将不进行任何锁存操作。与作为用于请求读取操作的信 号的RACTZ信号同步地输出所锁存的读取地址。
锁存器部分14c是与锁存器部分14a相同的电路。锁存器部分14c 在写入信号WTZ的高电平期间接收写入地址(ADZ信号)，并且与WTZ信 号的下降沿(/WE信号的上升沿)同步地锁存该写入地址(ADZ信号)。 与作为用于请求写入操作的信号的WACTZ信号同步地输出所锁存的写入 地址。
锁存器部分14d与RACTZ信号或WACTZ信号的下降沿同步地锁存锁 存器部分14b或锁存器部分14c的输出电平。当用于启动读取操作的读 取开始信号RACTZ或用于启动写入操作的写入开始信号WACTZ为高电平 时，开关14f导通，从而将锁存器部分14d的输出连接到锁存器部分14e。 该锁存器部分14e与REFPZ信号、RACTPZ信号和WACTPZ信号中的任何一 个信号的下降沿同步地锁存锁存器部分14a的输出或者锁存器部分14d 的输出。锁存在锁存器部分14e中的地址信号用作为行地址信号，用于 选择存储器内核28的字线WL。
图5表示图1中所示的重置电路16和设置电路18的细节。 重置电路16具有OR电路16a和AND电路16b。当地址转换信号 ATDPZ、内部芯片使能信号CTDRZ、保持终止信号HTPZ和写入信号WTZ中 的任何一个信号为高电平时，该OR电路16a输出定时器重置信号HTRPZ。 注意，通过在执行测试TES65时变为高电平的测试控制信号TES65Z来屏
24蔽保持终止信号HTPZ。这样，在执行测试TES65的测试模式中，将不会 输出定时器重置信号HTRPZ。也就是说，重置电路16也用作为重置禁止 电路(第二测试电路)，用于禁止定时器20在经过保持时间之后进行重 置。这里，如稍后所述，定时器20在每一次经过保持时间时都输出保持 终止信号HTPZ。
当测试控制信号TES64Z为低电平时，AND电路16b输出地址转换信 号ATDPZ作为定时器设置信号HTSZ。该AND电路16b用作为第一测试电 路，用于使用在执行测试TES64时变为高电平的测试控制信号TES64Z来 屏蔽地址转换信号ATDPZ，并且输出低电平的定时器设置信号HTSZ来禁 止定时器20的操作。
设置电路18与定时器重置信号HTSZ (正脉冲)的下降沿同步地输 出定时器设置信号HTSPZ。也就是说，始终在输出定时器重置信号HTRPZ 之后输出定时器重置信号HTRPZ。这防止了向图6中所示的定时器20的 触发电路20f的设置端子和重置端子同时提供信号。结果，防止了定时 器20误操作。
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图6表示图1中所示的定时器20的细节。
定时器20具有时钟发生电路20a、三个1位计数器20b、 20c和20d 以及保持输出电路20e。时钟发生电路20a具有触发电路20f和振荡器 20g，该振荡器20g的操作由触发器20f的输出进行控制。与定时器设置 信号HTSPZ的上升沿同步地设置触发电路20f，并且与定时器重置信号 HTRPZ或启动器信号STTZ的上升沿同步地重置触发电路20f 。当对触发 电路20f进行设置时，振荡器20g开始工作，从而产生了内部时钟信号 HTOSCZ，该内部时钟信号HTOSCZ的周期为延迟电路DELAY6的延迟时间 的两倍。而且，当对触发电路20f进行重置时，振荡器20g停止工作。 启动器信号STTZ是下述的信号当FCRAM通电时，该信号变为髙电平预 定时间。逻辑电路21g输出保持信号H0LDZ，该保持信号HOLDZ表示振荡 器20g正在进行操作(正在测量保持时间)。
1位计数器20b是一普通电路，因此省略对其的详细说明。三个1 位计数器20b、 20c和20d串联连接，以构成一个3位计数器，分别输出进位信号HTCOZ、 HTC1Z和HTC2Z。在接收到定时器重置信号HTRPZ时重 置l位计数器20b、 20c和20d。
保持输出电路20e具有检测电路20h和选择器20i。当检测电路20h 检测到所有的进位信号HTCOZ、 HTC1Z和HTC2Z都变成高电平时，检测电 路20h向选择器20i输出低电平的保持测得信号HDET。通过该保持测得 信号HDET自重置检测电路20h的触发电路，从而在经过延迟电路DELAY7 的延迟时间之后,保持测得信号HDET变为低电平。当测试控制信号TES64Z 为低电平(在正常操作模式下)时，检测器20i与保持测得信号HDET同 步地输出保持终止信号HTPZ。也就是说，l位计数器20b、 20c和20d以 及保持输出电路20e用作为通过对内部时钟信号HTOSCZ的脉冲数量进行 计数来测量保持时间的计数器，并且在经过保持时间之后输出保持终止 信号HTPZ。此外，当选择器20i接收到在执行测试TES64 (不测量保持 时间的测试模式)时变为高电平的控制测试信号TES64Z时，用作为用于 与地址转换信号ATDP2同步地强制输出保持终止信号HTPZ (访问请求信 号)的第一测试电路。 —
顺便说一下，时钟发生电路20a的延迟电路DELAY6可以由具有引信 (fuse)的可调延迟电路构成，从而可以根据引信编程来改变可调延迟 电路的延迟时间。
图7表示图1中所示的刷新控制电路22的细节。
刷新控制电路22具有脉冲发生电路22a和刷新开始电路22b。脉冲 发生电路22a与周期性地从自刷新定时器输出的自刷新信号SRTZ (刷新 请求信号)的上升沿同步地输出自刷新信号SRTPZ。
刷新开始电路22b具有第一保持电路22c (刷新保持电路)、第二保 持电路22d和屏蔽电路22e。与自刷新信号SRTPZ或自刷新信号TSRTZ的 上升沿同步地设置第一保持电路22c的触发电路，并且在刷新开始信号 REFPZ的上升沿之后预定时间重置第一保持电路22c的触发电路。设置触 发电路将刷新请求信号RREQZ变为高电平。自刷新信号TSRTZ是在稍后 描述的测试TES03期间与保持终止信号HTPZ同步输出的刷新请求信号。 也就是说，刷新开始电路22b还用作为用于开始与响应于读取请求强制输出的刷新请求(TSRTZ信号)相对应的刷新操作的第三测试电路。
第一保持电路22c的输出通过延迟电路DELAY9和NAND门与第二保 持电路22d的设置端子相连。当屏蔽信号RMSKX为高电平时，N認D门将 第一保持电路22c的输出电平发送给第二保持电路22d，而当该屏蔽信号 RMSKX为低电平时，屏蔽第一保持电路22c的输出电平向第二保持电路 22d的传送。
在设置第一保持电路22c的触发电路之后经过延迟电路DELAY9的延 迟时间，设置第二保持电路22d的触发电路。对该触发电路进行的设置 将用于启动刷新操作的刷新开始信号REFPZ变为高电平。在刷新开始信 号REFPZ的上升沿之后经过延迟电路DELAY10的延迟时间，重置第二保 持电路22d的触发电路。对该触发电路进行的重置将刷新请求信号REFPZ 改变为低电平。也就是说，第二保持电路22d还用作为脉冲发生电路。
由于第二保持电路22d的设置定时(从出现刷新请求到开始刷新操 作)由延迟电路DELAY9进行了延迟，所以在同时出现写入请求和刷新请 求时，优先于刷新操作进行写入操作。也就是说，通过延迟电路DELAY9 优先于刷新操作进行写入操作。更具体地，将延迟电路DELAY9的延迟时 间设置得长于或等于从写入请求信号WACTZ到产生内核信号C0REZ的时 间，从而避免由于写入操作于刷新操作之间的冲突而导致的误操作。
屏蔽电路22e在保持终止信号HTPZ和内核信号C0REZ为高电平的期 间将屏蔽信号RMSKX变为低电平。此外，当刷新请求信号RREQZ为低电 平时，该屏蔽电路22e与保持信号H0LDZ的上升沿同步地设置其触发电 路，并且当刷新请求信号RREQZ为高电平时，与保持信号H0LDZ的下降 沿同步地重置触发电路。触发电路的设置与重置分别将屏蔽信号RMSKX 改变为低电平和高电平。而且，在第一保持电路22c保持刷新请求之后 (=刷新请求信号RREQZ变为高电平)，通过保持信号H0LDZ禁止激活屏 蔽信号RMSKX。也就是说，与三输入NOR门的输出相连的NAND门用作为 刷新屏蔽电路，该刷新屏蔽电路在存储器内核28正在进行操作并且正在 测量保持时间时禁止输出刷新开始信号REFPZ，并且在存储器内核28未 进行操作以及没有测量保持时间，并且由第一保持电路22c保持了刷新
27请求时，允许刷新开始信号REFPZ的输出。
图8表示图1中所示的主动控制电路24的细节。主动控制电路24 具有主动生成电路24a、主动输出控制电路24b和写入控制电路24c。
主动生成电路24a输出保持终止信号HTPZ作为正常操作中的读取请 求信号RACTZ (访问请求信号)，并且在测试模式下(当TES65Z信号为高 电平时)将读取请求信号RACTZ固定为低电平。当写入禁止信号WAPCTLX 为低电平时，主动生成电路24a还与写入信号WTZ的下降沿(写入使能 信号/WE的上升沿)同步地输出写入请求信号WACTZ (访问请求信号)。 也就是说，主动生成电路24a用作为用于与/WE信号的有效周期的结束同 步地输出写入请求信号WACTZ的写入控制电路。当写入禁止信号WAPCTLX 为低电平时，将写入请求信号MCTZ固定为低电平。
主动输出控制电路24b具有触发电路24a (访问保持电路)、NAND门 24e、触发电路24f、触发电路24g和选通电路24h。触发电路24d保持 读取请求信号RACTZ、写入请求信号WACTZ和在测试模式下(当TES03Z 为高电平时)响应于刷新开始信号REFPZ而输出的测试读取请求信号 TRACTZ中的任何一个。也就是说，主动输出控制电路24b还用作为用于 开始与在测试模式下响应于刷新操作而输出的测试读取请求信号TRACTZ 相对应的读取操作的第三测试电路。在进入测试模式时，通过低电平的 写入禁止信号TWAPCTLX来屏蔽写入请求信号WACTZ向触发电路24d和24g 的输入。也就是说，主动输出控制电路24b还用作为用于禁止响应于为 了进入测试模式而提供的/WE信号执行写入操作的写入屏蔽电路。
在输出内核信号COREZ (存储器内核28正在进行操作)时以及在读 取请求信号RACTZ为低电平并且输出刷新请求信号RREQZ时，NAND门24e 屏蔽触发电路24d到触发电路24f的输出电平传输。也就是说，NAND门 24e用作为访问屏蔽电路，该访问屏蔽电路在存储器内核28正在进行操 作时，禁止输出读取开始信号RACTPZ和写入开始信号WACTPZ (访问开始 信号)，而在存储器内核28没有进行操作时，允许输出读取开始信号 RACTPZ和写入开始信号WACTPZ。
触发电路24f锁存NAND门24e的输出。触发电路24g在写入请求信
28号WACTZ为低电平时(读取操作)输出低电平，而在写入请求信号WACTZ 为高电平(写入操作)时输出高电平。选通电路24h根据触发电路24g 的输出来输出读取开始信号RACTPZ或写入开始信号WACTPZ。在对触发电 路24f进行设置之后，延迟与延迟电路DELAY12相同的延迟时间重置触 发电路24d、 24f和24g。
写入控制电路24c具有触发电路24i和24j。在接收到写入请求信 号WACTZ时设置触发电路24i，而当其在设置触发电路24j的同时接收到 预充电信号PREDZ时，对其进行重置。写入禁止信号WAPCTLX响应于触 发电路24i而变为低电平。在存储器内核28完成了预充电操作之后输出 预充电信号PREDZ。
当写入请求信号WACTZ和WACTPZ都为高电平时设置触发电路24j， 并且在接收到预充电信号PREDZ时重置触发电路24j。通过这种方式，当 在完成写入操作之前提供下一写入使能信号/WE时，写入控制电路24c禁 止写入请求信号WACTZ作为写入开始信号WACTPZ输出。也就是说，避免 了由于/WE信号的噪声而导致的误操作。 -
图9表示图1中所示的内核操作控制电路26的细节。
内核操作控制电路26具有触发电路26a、 26b和26c。在接收到刷 新开始信号REFPZ、读取开始信号RACTPZ或写入开始信号WACTPZ时设置 触发电路26a，并且输出表示图1所示存储器内核28正在进行操作的内 核信号C0REZ。在接收到启动器信号STTZ或预充电信号PREDZ时重置触 发电路26a。
在接收到刷新开始信号REFPZ、读取开始信号MCTPZ或写入开始信 号WACTPZ时设置触发电路26b，并且输出用于使存储器内核28执行读取 操作、写入操作和刷新操作中的任一操作的内核操作信号RASZ。在接收 到启动器信号STTZ或表示正在执行预充电操作的预充电信号PREZ时重 置触发电路26b。
在接收到读取开始信号RACTPZ时设置触发电路26c,并且输出用于 控制存储器内核28内部的读取操作的读取信号READZ。在接收到刷新开 始信号REFPZ或写入开始信号WACTPZ时重置触发电路26c。图10到12表示图1中所示的测试模式电路34的细节。本实施例的 FCRAM具有多种测试模式，包括与存储器内核28的操作相关的三种测试 模式(TES65、 TES64和TES03)。在测试TES65中，不对图1中所示的定 时器20进行重置而是强制地使其保持测量保持时间的操作。在测试TES64 中，强行禁止定时器20的操作，并且与地址转换信号ATDPZ同步地产生 保持终止信号HTPZ。也就是说，与地址转换信号ATDPZ同步地开始读取 操作，由此对存储器内核28进行测量以获得读取操作时间的实际值。在 测试TES03中，对确定FCRAM的周期时间的最差访问时间进行测量。
在图10中，在测试模式TES65期间进行操作的保持测量电路34a具 有4位移位寄存器。保持测量电路34a在第一次接收到保持终止信号HTPZ 时将保持测量信号HTMZ改变为高电平，并且在第四次接收到保持终止信 号HTPZ时将保持测量信号HTMZ改变为低电平。结果，保持测量信号HTMZ 的高电平周期是定时器周期的三倍。也就是说，保持测量电路34a用作 为定时器输出电路(第二测试电路)，用于响应于第一个保持终止信号 HTPZ而输出保持测量信号HTMZ并且当其随后三次接收到保持终止信号 HTPZ时停止输出保持测量信号HTMZ。
在测试TES65中，将保持测试信号HTMZ的电平输出到数据端子DQ 的最低有效位(DQO)。因此可以使用LSI测试器使FCRAM进入测试模式， 并且测量数据端子DQ的高电平周期，以估算定时器20的操作时间。当 图6中所示的延迟电路DELAY6由具有引信的可变延迟电路构成时，通过 例如根据各个制造批次(lot)的访问时间的实际值来调整测试过程中的 延迟电路DELAY6的延迟时间，可以将从地址转换信号ATDPZ变化时到存 储器内核28开始读取操作时的保持时间设置为最佳值。
在测试TES03期间进行操作的刷新控制电路34b (第三测试电路) 输出保持终止信号HTPZ和刷新开始信号REFPZ，分别作为自刷新信号 TSRTZ和测试读取请求信号TRACTZ。也就是说，在用于估算最差访问时 间的测试TES03中，与从定时器20输出的保持终止信号HTPZ同步地将 刷新请求强行发送给刷新控制电路22，从而与从刷新控制电路22输出的 刷新开始信号REFPZ同步地强行请求进行读取操作。在进入测试模式(进入信号TMENTZ为高电平)时，写入屏蔽电路 34c将写入禁止信号TWAPCTLX改变为低电平。TWPACTLX信号的低电平屏 蔽了向图8中所示的主动输出控制电路24b提供写入请求信号WACTZ。这 防止了存储器内核28响应于在进入测试模式时发生变化的/WE信号而开 始写入操作。从输出写入请求信号WACTZ开始，延迟了延迟电路DELAY13 的延迟时间后，写入屏蔽电路34c将写入禁止信号TWAPCTLX恢复为高电 平。
在图ll中，当测试使能信号TAENZ为高电平时，测试地址产生电路 34d进行操作，从而接收到通过地址端子AD提供的四位地址信号TA01Z 一TA04Z，并且产生具有与地址信号TA01Z—TA04Z相同的逻辑的地址信 号TA01CZ—TA04CZ以及具有与地址信号TA01Z—TA04Z相反的逻辑的地 址信号TA01CX—TA04CX。
测试进入电路34e (如稍后所见的图12所示)根据高位字节信号 /UB(UBBOZ)、低位字节信号/LB(LBBOZ)、芯片使能信号/CE(ClBZ)、输出 使能信号(OEBZ)和写入使能信号/WE(WEBZ)，将测试使能信号TAENZ改 变为高电平，并且根据在测试使能信号TAENZ为高电平时提供的地址信 号TA01CZ—TA04CZ和TA01Z—TA04Z输出测试进入信号TMENTPX。
当测试退出电路34f在测试模式下(在进入期间)接收到地址信号 TA01Z—TA04Z的预定组合时，或者接收到启动器信号STTZ时，测试退出 电路34f输出测试退出信号TMEXITPZ。
当测试开始电路34g在测试模式下(在进入期间)接收到地址信号 TA01Z—TA04Z的预定组合时，测试开始电路34g输出用于进行预定测试 的测试信号TESZ (例如TES03Z、 TES64Z和TES65Z)。也就是说，测试开 始电路34g用作为用于选择预定测试的测试解码电路。当测试开始电路 34g接收到测试退出信号MEXITPZ时，其停止输出测试信号TESZ。
图12表示图11中所示的测试进入电路34e的细节。
测试进入电路34e具有组合电路34h、在进入脉冲信号ENTPX为低 电平时激活的地址解码器34i、 34j和34k、以及通过门电路串联连接并 且根据进入脉冲信号ENTPX进行操作的锁存器34m、 34n和34c)。当高位字节信号/UB和低位字节信号/LB为高电平并且芯片使能信号/CE、写入 使能信号/WE和输出使能信号/0E为低电平时，组合电路34h输出测试使 能信号TAENZ。响应于测试使能信号TAENZ的输出而输出进入脉冲信号 E,X。
当地址信号AD1—AD4为"1111"时，地址解码器34i输出高电平。 当地址信号AD1—AD4为"0111"时，地址解码器34j输出高电平。当地 址信号AD1—AD4为"1011"时，地址解码器34k输出高电平。当对/OE 信号进行计时时，地址解码器34i、 34j和34k进行锁存操作。
锁存器34m锁存地址解码器34i的输出电平。当锁存器34m中锁存 了高电平时，锁存器34n锁存地址解码器34j的输出电平。当锁存器34n 中锁存了高电平时，锁存器34o锁存地址解码器34k的输出电平。于是， 仅当锁存器34o锁存了高电平时，测试进入信号TMENTPX才在进入脉冲 信号ENTPX的高电平期间变为低电平。测试进入信号TMENTPX变为低电 平使得FCRAM从正常操作模式进入测试模式。也就是说，仅当连续向地 址解码器34i、 34j和34k提供预定的地址时，测试进入电路34e才使得 FCRAM进入测试模式。顺便说一下，锁存器34m、 34n和34o是在加电后 (启动器信号STTX为高电平)由写入请求信号WACTZ初始化的。
在下文中，将对根据本发明的FCRAM的操作进行说明。
图13表示本发明的基本操作(读取操作)。
定时器20测量比存储器内核28的单次操作时间(在图表中以方框 表示)稍长的保持时间HOLD。然后，当保持时间HOLD比地址信号AD的 有效周期和芯片使能信号/CE的作用周期长时，存储器内核28进行操作 以执行读取操作。此外，当地址信号AD的有效周期和芯片使能信号/CE 的作用周期比周期时间TRC长时，存储器内核28的操作变得无效，并且 将无效数据输出到数据端子DQ。
当地址AOO、 A01的有效周期比保持时间H0LD短(图13 (a))时， 存储器内核28不进行操作。当/0E信号变为低电平(图13 (b))时，将 无效数据输出到数据端子DQ。由于在地址信号AD的有效周期比保持时间 H0LD短时，存储器内核28不会开始操作，所以即使在读取周期期间地址信号AD发生了变化，也可以防止存储单元中的数据被破坏。可以将根据
本发明的FCRAM的接口设计成SRAM的接口，可以容易地使用FCRAM来替 代SRAM，而无需对系统进行修改。
当地址A02的有效周期比保持时间HOLD长(图13 (c))时，存储 器内核28开始进行操作(图13 (d))。然而，由于地址A02的有效周期 比周期时间TRC短，所以存储器内核28的操作变得无效。地址A03的有 效周期比保持时间HOLD长并且比周期时间TRC长(图13 (e))。由此， 将通过存储器内核28的操作而读取的数据作为有效数据输出到数据端子 DQ (图13 (f))。
周期时间TRC是基于通过测试TES03估算的最差访问时间确定的。 最差访问时间的值是存储器内核操作时间加上前次访问周期的存储器内 核操作时间和刷新操作时间。它几乎等于存储器内核操作时间的三倍。
图14表示读取操作时定时器20的操作。
首先，图3中所示的边沿检测电路12的边沿检测部分12b与/CE信 号的下降沿同步地输出芯片使能转换信号CTDAZ (图14 (a))。 OR电路 12c响应于CTDAZ输出地址转换信号ATDPZ (图14 (b))。
图5中所示的重置电路16响应于ATDPZ信号输出定时器设置信号 HTSZ和定时器重置信号HTRPZ (图14 (c))。设置电路18与HTSZ信号的 下降沿同步地输出定时器设置信号HTSPZ (图14 (d))。
在图6中所示的定时器20响应于HTSPZ信号启动振荡器20g的操作 之前，由HTRPZ对定时器20进行重置(图14 (e))。振荡器20g的操作 对计数器20b、 20c和20d进行操纵，从而输出进位信号HTC0Z、 HTC1Z 和HTC2Z (图14 (f))。地址A00在HTC0Z、 HTC1Z和HTC2Z全部变成高 电平之间发生变化(图14 (g))。也就是说，由于地址信号AD的有效周 期不满足保持时间HOLD,所以不会输出保持终止信号HTPZ (图14 (h))。 结果，将地址A00的读取周期视为无效，并且存储器内核28不进行操作。
在后续的周期中，地址信号AD (AOl， A02)的有效周期满足保持时 间H0LD，从而输出保持终止信号HTPZ (图14 (i))。于是，存储器内核 28执行读取操作。图15表示读取操作时存储器内核28的操作。在该示例中，与图14 一样，地址A00和A03不满足保持时间H0LD，而地址A01和A02满足保 持时间H0LD。将省略对与图14相同的操作的说明。
在提供地址A01的读取周期中，响应于图8中所示的保持终止信号 HTPZ输出读取请求信号RACTZ和读取开始信号RACTPZ (图15 (a))。图 9中所示的内核操作控制电路26响应于读取开始信号RACTPZ输出内核操 作信号RASZ和内核信号C0REZ (图15 (b))。存储器内核28响应于RASZ 信号根据地址A02选择一字线WL，并且执行读取操作(图15 (c))。 RASZ 信号的高电平周期表示字线WL的选定周期。将从存储单元读取到位线BL 并且由读出放大器放大的数据传送给图1中所示的输入/输出控制电路 30。向存储单元重写在位线BL上放大的数据。
内核操作控制电路26响应于预充电信号PREZ的输出将RASZ信号改 变为低电平(图15 (d))。通过RASZ信号的失效使字线WL失效。位线 BL响应于预充电信号PREZ预充电到预定电压。内核操作控制电路26响 应于预充电信号PREDZ的输出将COREZ信号改变为低电平(图15 (e))。 于是，存储器内核28完成了读取操作。
在提供地址A02的读取周期中，也以与上述相同的方式进行读取操作。
图16表示满足周期时间tRC时的读取操作。 一直到存储器内核28 的操作与图15中的相同。在该示例中，/CE信号的作用周期和地址信号 AD (A00)的有效周期比周期时间tRC长，因此存储器内核28的操作变 得有效。结果，在将读取数据传送给图1的输入/输出电路32之后，降 低/0E信号，以将读取的数据输出给数据端子DQ。
图17表示写入操作的概况。
在/CE信号的作用周期期间保持地址信号AD(A00)不变(图17(a))。 在/CE信号的作用周期期间/WE信号变为低电平(图17 (b))。图2中所 示的WE缓冲器10c响应于/WE信号输出写入信号WTZ (图17 (c))。图2 中所示的地址缓冲器10d与WTZ信号的上升沿同步地锁存地址信号AD。 结果，在WTZ信号的高电平周期期间(在/WE信号的低电平周期期间)，/WE信号为低电平的周期内)地址信号AD发生变化，也不会出现地址变 换信号ATDPZ。
接下来，与/呢信号的上升沿同步地将写入数据D00提供给数据端 子DQ(图17 (d))。图8中所示的主动控制电路24响应于WTZ信号的下 降沿输出写入请求信号WACTZ (图17 (e))，并且与WACTZ信号同步地输 出写入开始信号WACTPZ (图17 (f))。
图9中所示的内核操作控制电路26响应于写入开始信号WACTZ输出 内核操作信号RASZ和内核信号COREZ (图17 (g))。存储器内核28响应 于RASZ信号根据地址A02选择一字线WL，并且进行写入操作(图17(h))。 随后，内核操作控制电路26响应于预充电信号PREZ的输出将RASZ信号 改变为低电平(图17 (i))。通过RASZ信号的失效使该字线WL失效。响 应于预充电信号PREZ将位线预充电到预定电压。内核操作控制电路26 响应于预充电信号PREDZ的输出将C0REZ信号改变为低电平(图17( j))。 于是，存储器内核28完成了写入操作。
图18表示刷新操作的概况。通过由刷新定时器以预定的时间间隔输 出的自刷新信号SRTZ启动刷新操作，其中该刷新定时器形成在图l所示 的刷新控制电路22内部。
图7中所示的刷新控制电路22在SRTZ信号的上升沿之后预定时间 输出刷新开始信号REFPZ (图18 (a))。图9中所示的内核操作控制电路 26响应于REFPZ信号输出内核操作信号RASZ和内核信号C0REZ (图18 (b))。存储器内核28根据由刷新地址计数器响应于RASZ信号而产生的 刷新地址信号RFAZ来选择字线WL，并执行刷新操作REF (图18 (c))。 随后，与上述读取操作和写入操作中 一样，输出预充电信号PREZ和PREDZ ， 以进行预充电操作(图18 (d))，以完成刷新操作REF。
图19表示在读取操作的保持时间期间出现刷新请求的示例。/CE信 号和AD信号如以上看到的图15中那样变化。
在用于提供地址A00的保持时间的测量期间出现刷新请求(SRTZ信 号)(图19 (a))。由于地址A00不满足保持时间H0LD,所以在该周期中
35不输出读取请求信号RACTZ (图19 (b))。图7中所示的刷新控制电路22 与SRTZ信号同步地输出刷新请求信号RREQZ (图19 (c))。
刷新控制电路22在保持信号HOLDZ的输出期间屏蔽刷新请求信号 RREQZ的输出。当通过从地址A00改变为地址A01而重置定时器20时， HOLDZ信号变为低电平。刷新控制电路22响应于HOLDZ信号的失效而解 除屏蔽，并且输出刷新开始信号REFPZ (图19 (d))。通过输出刷新开始 信号REFPZ来重置刷新请求信号RREQZ (图19 (e))。
图9中所示的内核操作控制电路26响应于REFPZ信号输出内核操作 信号RASZ和内核信号COREZ (图19 (f))。然后，存储器内核28进行操 作，以执行刷新操作REF (图19 (g))。将保持时间HOLD设置得比存储 器内核28的操作时间稍长。由此，确保在地址A01的保持时间HOLD测 量过程中完成刷新操作。因此，以与图15相同的定时执行地址A01和A02 的存储器内核操作。
图20表示在读取操作中的保持时间期间出现满足保持时间HOLD的 刷新请求的示例。
刷新控制电路22与SRTZ信号同步地输出刷新请求信号RREQZ (图 20 (a))。刷新控制电路22在保持信号HOLDZ的输出期间屏蔽刷新开始 信号REFPZ的输出。由于地址AOO满足保持时间HOLD，所以定时器20输 出保持终止信号HTPZ (未示出)。图8中所示的主动控制电路24响应于 保持终止信号HTSPZ输出读取请求信号RACTZ (图20 (b))。响应于RACTZ 信号的高电平激活主动控制电路24的NAND门24e。将保持在触发电路 24d中的读取请求(RACTZ信号)传送给触发电路24f，并且输出读取开 始信号RACTPZ (图20 (c))。
图9中所示的内核操作控制电路26响应于读取开始信号RACTPZ输 出内核操作信号RASZ和内核信号COREZ (图20 (d))。也就是说，在该 示例中，在刷新操作REF之前执行与地址A00相对应的读取操作(图20 (e))。在与地址AOO相对应的读取操作期间，提供下一个地址AOl,并 且定时器20开始测量保持时间H0LD (图20 (f))。
内核信号COREZ在读取操作完成的同时变为低电平(图20 (g))。刷新控制电路22响应于CORE信号的失效而解除屏蔽，并且输出刷新开 始信号REFPZ (图20 (h))。响应于刷新开始信号REFPZ的输出而执行刷 新操作REF (图20 (i))。
在执行刷新操作REF的过程中完成保持时间HOLD的测量，并且输出 读取请求信号RACTZ (图20 (j))。在C0REZ信号的输出期间使图8中所 示的主动控制电路24的NAND门24e无效。主动控制电路24响应于由刷 新操作REF的完成而导致的COREZ信号失效，输出读取开始信号RACTPZ (图20 (k))。
图9中所示的内核操作控制电路26响应于读取开始信号MCTPZ输 出内核操作信号RASZ和内核信号COREZ (图20 (l))。然后，执行与地 址信号A01相对应的读取操作(图20 (m))。随后，执行与地址信号A02 相对应的读取操作(图20 (n))。
将保持时间HOLD设置得比存储器内核28的操作时间稍长。结果， 即使在连续的存储器内核28读取操作期间出现了刷新请求并且该刷新请 求延迟了存储器内核28的操作，也可以在多个周期内消除该延迟。
图21表示在读取周期的保持时间期间出现满足周期时间tRC的刷新 请求的示例。
首先，与上面所见的图20—样，由于地址A00满足保持时间HOLD, 所以输出保持终止信号HTPZ (图21 (a))。响应于保持终止信号HTPZ， 连续输出读取请求信号RACTZ和RACTPZ (图21 (b))，并且执行读取操 作(图21 (c))。
接下来，响应于由读取操作的完成而导致的CORE信号失效，输出刷 新开始信号REFPZ (图21 (d))。然后，响应于刷新开始信号REFPZ的输 出执行刷新操作REF (图21 (e))。
图22表示恰在写入操作中的/WE信号的上升沿之前出现刷新请求 (SRTZ信号)的示例。
首先，响应于SRTZ信号输出刷新请求信号RREQZ (图22 (a))。这 里，存储器内核28不进行操作，并且不对保持时间HOLD进行测量。因 此，图7中所示的刷新控制电路22在RREQZ信号之后延迟预定的时间输出刷新开始信号REFPZ (图22 (b))。然后，在写入操作之前执行刷新操 作REF (图22 (c))。
在C0REZ信号的输出期间使图8中所示的主动控制电路24的NAND 门24e无效。主动控制电路24响应于由刷新操作REF的完成而导致的 COREZ信号的失效，输出写入开始信号WACTPZ (图22 (d))。
图9中所示的内核操作控制电路26响应于写入开始信号WACTPZ输 出内核操作信号RASZ和内核信号C0REZ (图22 (e))。然后，执行与地 址A00相对应的写入操作(图22 (f))。
图23表示恰在写入操作中的/WE信号的上升沿之后出现刷新请求 (SRTZ信号)的示例。
在该示例中，在刷新请求信号RREQZ之前将写入请求信号WACTZ提 供给主动控制电路24 (图8)。因此，主动控制电路24输出写入开始信 号WACTZ (图23 (a))。然后，在刷新操作REF之前执行写入操作(图23 (b))。
图7中所示的刷新控制电路22响应于由写入操作而导致的C0REZ信 号的失效来解除屏蔽，并且输出刷新开始信号REFPZ (图23 (c))。然后， 执行刷新操作REF (图23 (d))。
图24表示连续执行满足保持时间HOLD的读取操作、写入操作和读 取操作并且在第一次读取操作的保持时间期间出现刷新请求的示例。
与地址A00相对应的读取操作以及刷新操作与上面所见的图20中的 相同，从而省略对其的说明。在刷新操作REF期间/WE信号变为高电平， 并且输出写入请求信号WACTZ (图24 (a))。与图22中一样，图8所示 的主动控制电路24响应于由刷新操作REF的完成而导致的COREZ信号的 失效，输出写入开始信号WACTPZ (图24 (b))。然后，响应于写入开始 信号WACTPZ输出内核操作信号RASZ和内核信号COREZ (图24 (c))，并 且执行与地址A01相对应的写入操作(图24 (d))。
在刷新操作和写入操作期间提供地址A02之后的保持时间HOLD内， 输出读取请求信号RACTZ (图24 (e))。这里，存储器内核28正在执行 写入操作。从而主动控制电路24响应于由写入操作的完成而导致的COREZ信号的失效，输出读取开始信号RACTPZ (图24 (f))。然后，执行与地 址信号A02相对应的读取操作(图24 (g))。
图25表示将FCRAM从正常操作模式(等待模式)转换为测试模式的 方法。
在将/CE信号和/WE信号保持为低电平以及将/UB信号和/LB信号保 持为高电平的状态下，FCRAM对/0E信号计时三次，并且向地址端子AD 连续提供表示预定逻辑值KEY1、 KEY2和KEY3的4位地址信号AD1—AD4， 由此进入测试模式。在该实施例中，KEY1是"1111"， KEY2是"0m"， 而KEY3是"1011 "。当图12中所示的测试进入电路34e接收到正确的KEY1 、 KEY2和KEY3时，将测试进入信号TMENTPX改变为低电平。
随后，图11中所示的测试开始电路34g接收与第四/OE信号同步提 供的测试码CODE(预定的逻辑值)，并激活与该测试码CODE相对应的测试 信号TESZ。例如，测试开始电路34g激活测试信号TES64Z，以执行测试 TES64。
此外，如果测试码CODE是用于退出测试模式的代码，则图ll中所 示的测试退出电路34f输出测试退出信号TMEXITPZ。然后，FCRAM从测 试模式转换为正常操作模式。
图26表示测试TES64的概况。当使用LSI测试器在测试模式下执行 测试TES64时，可以估算存储器内核28的操作时间的实际值。
在测试TES64中，定时器20的振荡器20g在读取操作中不进行操作， 并且由保持输出电路20e响应于地址转换信号ATDPZ生成保持终止信号 HTPZ (图26 (a))。响应于该保持终止信号HTPZ,连续输出读取请求信 号RACTZ和RACTPZ (图26 (b))，并且执行读取操作(图26 (c))。也就 是说，测试TES64可以估算存储器内核28的读取操作时间的实际值。由 于可以估算该实际值，所以可以确定定时器20的振荡器20g是否具有最 佳周期。
图27表示测试TES65的概况。当使用LSI测试器在测试模式下执行 测试TES65时，可以测量保持时间H0LD。
首先，在转换为测试模式(测试TES65)之后，将/CE信号改变为低
39电平(图27 (a))。由于/CE信号的变化，而输出地址转换信号ATDPZ (图 27 (b))。响应于该地址转换信号ATDPZ输出定时器重置信号HTRPZ (图 27(c))，以重置图6中所示的定时器20。还响应于该地址转换信号ATDPZ 输出定时器开始信号HTSPZ，从而定时器20开始工作。
在测试TES65中，图8中所示的主动控制电路24的主动生成电路 24a响应于表示满足保持时间HOLD的保持终止信号HTPZ，屏蔽读取请求 信号RACTZ的输出。也就是说，即使输出了保持终止信号HTPZ,也不执 行读取操作。此外，图5中所示的重置电路16接收测试控制信号TES65Z 的高电平，并且响应于保持终止信号HTPZ屏蔽定时器重置信号HTRPZ的 输出。结果，定时器20保持操作而不进行重置。结果，定时器20在每 一次达到保持时间HOLD时输出保持终止信号HTPZ。
图10中所示的保持测量电路34a在接收到保持终止信号HTPZ四次 时将保持测量信号HTMZ改变为高电平(图27 (e))。保持测量信号HTMZ 例如强制数据端子DQ的最低有效位(DQO)输出高电平(图27 (f))。通 过LSI测试器测量数据端子DQO的高电平周期，-由此使得能够对定时器 20的操作时间进行估算。结果，结合前面的测试TES64的估算结果，可 以容易地评价保持时间HOLD是否最佳。
图28表示测试TES03的概况。当使用LSI测试器在测试模式下执行 测试TES03时，可以测量出读取操作的最差访问时间。最差访问时间是 在读取请求之后执行与前次读取请求相对应的内核操作以及与刷新请求 相应的内核操作的情形下的访问时间。在测试TES03中，在FCRAM内部 自动进行这些操作。
在测试TES03中，在转换为测试模式之前，例如，将互反数据写入 与地址AOO相对应的存储单元以及其它存储单元。此外，预先进入测试 TES64，以使得可以开始读取操作，而无需在访问请求中等待保持时间 HOLD。
首先，在转换为测试模式(测试TES64、 TES03)之后，将/CE信号 改变为低电平(图28 (a))。由于/CE信号的变化，而输出地址转换信号 ATDPZ (图28 (b))。响应于地址转换信号ATDPZ，输出定时器重置信号HTRPZ (图28 (c)),从而重置图6中所示的定时器20。然而，由于进入 了测试TES64，所以不输出定时器开始信号HTSPZ。结果，定时器20不 进行操作并且不输出保持信号HOLDZ。
随后，如图26中那样连续输出读取请求信号RACTZ和RACTPZ (图 28 (d))。然后，执行与地址AOO相对应的读取操作(图28 (e))。
图10中所示的测试模式电路34的刷新控制电路34b响应于保持终 止信号HTPZ输出自刷新信号TSRTZ(图28(f ))。也就是说，在测试TES03 中，响应于读取请求强制产生刷新请求。图22中所示的刷新控制电路22 响应于自刷新信号TSRTZ输出刷新请求信号RREQZ (图28 (g))。
此外，图1中所示的输入/输出控制电路30接收自刷新信号TSRTZ， 并且使来自存储器内核28的读取数据反相(invert)。由输入/输出电路 32锁存该反相读取数据(反相数据)，并且将其输出到数据端子DQ (图 28 (h))。
在与地址A00相对应的存储器内核28的操作之后，刷新控制电路 22响应于内核信号COREZ的下降沿输出刷新开始信号REFPZ(图28(i))。 然后，在读取操作之后开始刷新操作(图28 (j))。
此外，刷新控制电路34b响应于刷新开始信号REFPZ输出测试读取 请求信号TRACTZ (图28 (k))。结果，在刷新操作之后，图8中所示的 主动控制电路24响应于内核信号COREZ的下降沿输出读取开始信号 RACTPZ (图28 (l))。然后，再次执行与地址A00相对应的读取操作(图 28 (m))。
响应于测试读取请求信号TRACTZ，输入/输出控制电路30停止对来 自存储器内核28的读取数据进行反相。由此将从存储器内核28读取的 数据作为有效数据输出给数据端子DQ (图28 (n))。然后，LSI测试器测 量从/CE信号的下降沿到输出有效数据的时间，由此估算FCRAM的最差访 问时间。
图29表示在FCRAM中实际发生的最差访问操作。 在该示例中，在与满足保持时间HOLD而不是最差访问时间(=周期 时间)的读取请求相对应的存储器内核28的操作开始之前，出现刷新请
41求。然后，执行满足周期时间的读取操作。这里，FCRAM根据与图28中 所示的测试TES03相同的定时进行操作。如该图所示，最差访问时间tAA 的值是由读取操作产生的内核操作时间tRC (内核)加上由刷新操作产生 的内核操作时间tRC (内核l)以及由最终的读取操作产生的地址访问时间 tRAC。顺便说一下，图20中所示的与地址A01相对应的读取操作也是最 差访问操作。
图30表示改变FCRAM的定时规范时的最差访问时间。
在该示例中，在请求比该访问时间长的读取访问(地址AOl)时间 T2之前，始终插入比保持时间HOLD短的地址信号AD (地址A00)时间 Tl。此外，在读取访问时，禁止保持比时间Tl长并且比时间T2短的地 址信号AD。也就是说，当存储器内核28进行操作时，始终将读取数据输 出给数据端子DQ。这里，由于存储器内核28不进行与地址A00相对应的 操作，所以可以通过单个内核操作来减少最差访问时间。
如上所述，根据本实施例，在从接收到用于进行读取操作的访问请 求开始经过保持时间HOLD (比内核操作时间长)之后开始读取操作。这 样，当地址信号AD或芯片使能信号/CE在短时间内发生变化时，可以防 止存储器内核28响应于该变化而进行操作。结果，可以防止存储器内核 28误操作，并且防止保存在存储单元中的数据被破坏。
此外，由于存储器内核28在经过保持时间HOLD之后才进行操作， 所以可以消除关于地址信号AD的保持时间的限制。这使得可以将FCRAM 的接口设计为SRAM接口。结果，这便于在使用SRAM的系统中替换FCRAM (拟SRAM)。换句话说，可以减少替换FCRAM所需的系统调整需要的工时。 此外，可以降低由于替换FCRAM而出现问题的可能性。
当边沿检测电路12检测到地址信号AD和芯片使能信号/CE的转换 边沿时，开始测量保持时间HOLD。结果，可以响应于AD信号和/CE信号 的变化可靠地测量保持时间H0LD。
设置电路18在从重置电路16输出定时器重置信号HTRPZ之后输出 定时器设置信号HTSPZ。结果，可以确保在启动之前重置定时器20，从 而始终可以正确地测量保持时间H0LD。在芯片使能信号/CE的无效周期内以及在写入使能信号/WE的有效 周期内，在输出地址转换信号ATDPZ时输出用于重置定时器20的重置信 号HTRPZ。由于在不需要定时器20进行操作时重置定时器20，所以可以 可靠地避免定时器20的误操作。
由于定时器20由组合在一起的振荡器20g以及计数器20b、 20c、 20d和20e构成，所以可以容易地高精度测量保持时间HOLD。此外，可 以通过切换光掩模或实施引信电路来容易地调整保持时间HOLD。
刷新控制电路22作为用于建立刷新操作和读取操作之间的优先关 系的判优电路进行操作，并且当存储器内核28正在进行操作时或者当正 在测量保持时间HOLD时，禁止输出刷新开始信号REFPZ。因此可以避免 刷新操作和访问操作(写入操作和读取操作)之间的冲突。由于在测量 保持时间HOLD的过程中不输出刷新开始信号REFPZ，所以可以将读取操 作和刷新操作的开始定时设置在保持时间HOLD的测量之后。这使得能够 容易地控制刷新操作(与随机出现的刷新请求相对应)和读取操作之间 的判优操作。
主动控制电路24作为用于建立刷新操作与访问操作之间的优先关 系的判优电路进行操作，并且当存储器内核28正在进行操作时禁止输出 读取开始信号RACTPZ和写入开始信号WACTPZ。因此可以避免与随机出现 的刷新请求相对应的刷新操作与访问操作之间的冲突。
将关于地址信号AD的保持时间的定时规范限定为比保持时间HOLD 短或者比单次读取操作所需的周期时间tRC长。也就是说，禁止比保持 时间HOLD长以及比周期时间tRC短的保持时间。结果，可以避免执行对 访问没有帮助的无效存储器内核操作，使得能够减少周期时间tRC。
当地址端子AD连续接收到三个预定关键码(逻辑值)时，发生从正 常操作模式到测试模式的转换。这降低了错误进入测试模式的可能性， 并且可以很容易地使FCRAM进入测试模式，而无需形成专用的测试端子。 在进入测试模式时，可以在预定关键码之后提供表示测试项的码，从而 可以从多种测试中选择要进行的测试。
禁止响应于在进入测试模式时提供的写入使能信号/WE而执行写入
43操作。这可以防止在进入测试模式时错误地执行写入操作，防止破坏保 存在存储单元MC中的数据。
在进入测试TES64之后，定时器20禁止测量保持时间H0LD，并且 响应于地址信号AD或芯片使能信号/CE的变化强制输出读取请求信号 RACTZ。因此可以容易地估算存储器内核28的访问时间的实际值。
在进入测试TES65之后，将表示定时器20正在测量保持时间HOLD 的保持测量信号HTMZ输出给数据端子DQ。因此可以容易地从外部测量保 持时间H0LD。此外，在四次测量保持时间HOLD的同时，将保持测量信号 HTMZ保持为高电平。因此即使保持时间HOLD较短，也可以高精度地测量 保持时间H0LD。
在进入测试TES03之后，响应于地址信号AD或芯片使能信号/CE的 变化，强制产生自刷新信号TSRTZ，并且在完成读取操作之后立即开始刷 新操作。此外，响应于刷新开始信号REFPZ，强制产生测试读取请求信号 TRACTZ，以进行读取操作。结果，可以由FCRAM的测试电路自动执行最 差访问操作，使得能够容易地测量最差访问时间。
图31表示本发明的半导体存储器的第二实施例。将使用相同的标号 或符号表示与第一实施例中所述的电路和信号相同的电路和信号。将省 略对其的详细说明。
本实施例的FCRAM具有禁止端子DIS，用于禁止测量保持时间HOLD 以及禁止刷新操作。将从禁止端子DIS提供给输入电路36的禁止信号DIS 提供给重置电路38、定时器40和刷新控制电路42。为了可靠地执行刷 新操作，将禁止信号DIS的高电平周期的最大时间(规范)设置得比出 现自刷新信号SRTZ的周期短。其余的结构与第一实施例(图1)的相同。
图32表示图31中所示的重置电路38的细节。
重置电路38具有用于接收测试控制信号TES64Z和禁止信号DIS的 N0R门38a。其余的结构与图5中所示的重置电路16相同。当重置电路 38接收到高电平的禁止信号DIS时，将定时器设置信号HTSZ固定为低电 平。由此禁止定时器40的操作。
图33表示图31中所示的定时器40的细节。定时器40具有保持输出电路40e，而不是第一实施例的保持输出电 路20e。保持输出电路40e具有与接收测试控制信号TES64Z的保持输出 电路20e的NAND门的输入端相连的NOR门。该NOR门接收测试控制信号 TES64Z和禁止信号DIS。保持输出电路40e用作为用于在禁止信号DIS 为高电平的周期期间强制输出保持终止信号HTPZ (访问请求信号)的开 始信号输出电路。其余的结构与第一实施例的定时器20 (图6)相同。
图34表示图31中所示的刷新控制电路42的细节。
刷新控制电路42具有脉冲发生电路42b，而不是第一实施例的脉冲 发生电路22a。脉冲发生电路42b是通过使用四输入NOR门来替代脉冲发 生电路22a的三输入NOR门而获得的电路。其余的结构与第一实施例的 刷新控制电路22 (图7)相同。
脉冲发生电路42b用作为刷新屏蔽电路，用于响应于高电平的禁止 信号DIS将屏蔽信号RMSKX改变为低电平，从而禁止输出刷新开始信号 REFPZ。
图35表示第二实施例中的读取操作的概况。
当图32中所示的重置电路38通过禁止端子DIS接收到高电平的禁 止信号DIS时，启动定时器40并且禁止输出定时器设置信号HTSZ的操 作(图35 (a))。图33中所示的定时器40响应于地址转换信号ATDPZ输 出保持终止信号HTPZ (图35 (b))。响应于HTPZ信号，连续输出读取请 求信号RACTZ和RACTPZ (图35 (c))，并且执行读取操作(图35 (e))。
此外，图34中所示的刷新控制电路42响应于高电平的禁止信号DIS 禁止输出刷新开始信号REFPZ。结果，将在禁止信号DIS的高电平周期期 间出现的自刷新信号SRTZ保持在刷新控制电路42中，直到禁止信号DIS 变为低电平为止。结果，读取操作不会被任何刷新操作中断，并且读取 操作的访问时间(读取操作时间)变得基本上等于存储器内核28的操作 时间。也就是说，读取操作时间变为第一实施例的最差访问时间的大约 三分之一。
在输出与地址AOO和A01相对应的读取数据之后，将禁止信号DIS 改变为低电平并且执行刷新操作(图35 (f))。
45该实施例可以实现与上述第一实施例相同的效果。此外，在该实施
例中，向禁止端子DIS提供禁止信号DIS，从而禁止测量保持时间HOLD， 以响应于读取访问立即执行读取操作。因此可以减少读取操作时间以及 减少周期时间，即最差访问时间。
由于在提供禁止信号DIS时，禁止与随机出现的刷新请求相对应的 刷新操作，所以在该操作模式下，刷新操作时间不必包含在周期时间内。 这使得能够进一步减少读取操作时间和周期时间。
图36表示本发明的半导体存储器的第三实施例。使用相同的标号或 符号表示与第一实施例中所述的电路和信号相同的电路和信号。将省略 对其的详细说明。
本实施例的FCRAM具有16位的数据端子DQ0-15和存储器内核44， 该存储器内核44由分别与低位数据端子(第一数据端子)DQ0-7和高位 数据端子(第二数据端子)DQ8-15相对应的一对第一存储单元44a和第 二存储单元44b组成。在写入操作中，分别在独立的定时将低位写入数 据(第一写入数据)DQ0-7和高位写入数据(第二写入数据)DQ8-15分 别写入第一和第二存储单元44a和44b中。读取操作几乎与前述第一实 施例相同。在读取操作期间，第一和第二存储单元44a和44b同时进行 操作并且输出16位的读取数据DQ0-7和DQ8-15。响应于/LB信号的激活 而将读取数据DQ0-7输出到外部端子。响应于/UB信号的激活而将读取数 据DQ8-15输出到外部端子。
为了在写入操作时彼此独立地操作第一和第二存储单元44a和44b， 形成输入电路46、主动控制电路48、内核操作控制电路50、分别与数据 端子DQ0-7和DQ8-15相对应的输入控制电路52以及输出控制电路54, 而不是第一实施例的输入电路IO、主动控制电路24、内核操作控制电路 26和输入/输出控制电路30。主动控制电路48和内核操作控制电路50 用作为用于控制写入操作的写入控制电路。
输入电路46根据/CE信号、/WE信号、/0E信号、/LB信号(第一写 入使能信号)和/UB信号(第二写入使能信号)输出写入信号LWTZ和UWTZ。 通过/LB端子(第一写入使能端子)和AJB端子(第二写入使能端子)提供/LB信号和/UB信号。具体地说，在写入操作中，当/LB信号有效时， 输出表示开始低位数据信号DQ0-7的写入操作的请求的LWTZ信号。当/UB 信号有效时，输出表示开始高位数据信号DQ8-15的写入操作的请求的 UWTZ信号。
在接收到写入信号LWTZ时，主动控制电路48输出写入开始信号 LMCTPZ,而在接收到写入信号WTZ时，输出写入开始信号UWACTPZ。
当内核操作控制电路50接收到RACTPZ或REFPZ信号时，以及当内 核操作控制电路50接收到LWACTPZ信号或UWACTPZ信号中的至少一个时， 输出内核信号C0REZ和内核操作信号RASZ。当内核操作控制电路50接收 到RACTPZ信号、LWACTPZ信号和UWACTPZ信号时，向存储器内核44分别 输出读取信号READZ、写入信号(第一写入信号)LWRZ和写入信号(第 二写入信号)UWRZ。
存储单元44a和44b分别具有与第一实施例的存储器内核28的内部 结构几乎相同的结构，并且彼此独立地进行操作。与数据端子DQ0-7相 对应的存储单元44a响应于LWRZ信号而开始写入操作。与数据端子 DQ8-15相对应的存储单元44b响应于UWRZ信号而开始写入操作。存储器 内核44的其余操作与第一实施例中的相同。
在写入操作中，输入控制电路52与LWTZ信号(第一写入信号)和 UWTZ信号(第二写入信号)同步地将通过输入/输出电路32从外部提供 的写入数据分别传送给对应的存储单元44a和44b。在读取操作中，输出 控制电路54将来自存储器内核44的读取数据传送给输入/输出电路32。
图37表示根据第三实施例的写入操作的示例。
在该示例中，/CE信号和/WE信号在地址信号AD (A00)的确立期间 变为有效电平(低电平)(图37 (a))。 /LB信号和/UB信号在/CE信号和 /呢信号的有效期期间在同一定时变为低电平(图37 (b))。这里，/CE 信号、/WE信号和/LB信号有效的周期是用于向存储单元44a输入写入命 令的周期。/CE信号、/WE信号和/UB信号有效的周期是用于向存储单元 44b输入写入命令的周期。
图36中所示的输入电路46与/LB信号和/UB信号同步地输出LWTZ信号和UWTZ信号(图37 (c))。随后，与LWTZ信号和UWTZ信号同步地 产生LWACTPZ信号和UWACTPZ信号(未示出)。内核操作控制电路50与 LMCTPZ信号和UWACTPZ信号同步地将L冊Z信号和UWRZ信号分别输出给 存储单元44a和44b (图37 (d))。
通过相对于/LB信号和/UB信号的上升沿的预定建立时间来提供数 据信号DQ0-7和DQ8-15 (有效数据)(图37 (e))。存储单元44a和44b 与LWRZ信号和UWRZ信号的下降沿同步地开始它们的写入操作(内核操 作)(图37 (f))。也就是说，根据该实施例，响应于写入命令的终止而 开始写入操作。
图38表示根据第三实施例的写入操作的另一示例。
在该示例中，/LB信号和/UB信号的有效周期彼此不重叠(图38 (a， b))。分别与/LB信号和/UB信号同步地激活LWTZ信号和UWTZ信号以及 LWRZ信号和UWRZ信号(图38 (c, d， e， f))。分别与/LB信号和/UB信 号的上升沿同步地提供数据信号DQ0-7和DQ8-15 (图38 (g， h))。
存储单元44a-和44b分别响应于写入命令(LWRZ信号和UWRZ信号 的下降沿)彼此独立地进行操作(图38 (i， j))。这消除了用于在数据 信号DQO-7的写入操作期间防止错误写入数据信号DQ8-15的屏蔽控制的 必要。还消除了用于在数据信号DQ8-15的写入操作期间防止错误写入数 据信号DQ0-7的屏蔽控制的必要。具体地说，用于导通列开关(用于将 预定的位线与数据总线相连)的列解码器不需要包括写入数据屏蔽的逻 辑电路。另外，用于对数据总线上的写入数据的信号量进行放大的写入 放大器不需要包括写入数据屏蔽的逻辑电路。由于屏蔽控制电路变得不 必要，所以可以减小FCRAM的电路规模。此外，由于屏蔽控制的时间变 得不必要，所以可以提高定时裕度(margin)。结果，可以减少写入操作 时间(写入周期时间)。
图39表示第三实施例的写入操作的另一示例。
在该示例中，/LB信号和/UB信号的有效周期彼此部分重叠(图39 (a))。这样，LWTZ信号和UWTZ信号以及LWRZ信号和UWRZ信号也彼此 重叠(图39 (b， c))。分别与/LB信号和/UB信号的上升沿同步地提供数据信号DQ0-7和DQ8-15 (图39 (d， e))。
如图37和38所示，存储单元44a和44b分别响应于写入命令(LWRZ 信号和UWRZ信号的下降沿)彼此独立地进行操作(图39 (f， g))。结果， 即使/LB信号和/UB信号的有效周期彼此部分重叠，也可以通过与图37 和38中相同的操作将数据写入到存储器内核44中。相反地，在传统的 存储器内核中，根据/LB信号和/UB信号的有效周期(写入命令)的0R 逻辑执行写入操作。与/LB信号和/UB信号之间的无效时刻较慢的信号同 步地开始存储器内核的写入操作。这需要用于确定写入操作的幵始的控 制电路。
如上所述，该实施例可以实现与前述第一实施例相同的效果。此外， 在该实施例中，诸如写入放大器的写入控制电路不需要包括用于在写入 一字节数据的过程中屏蔽写入另一字节数据的逻辑电路。由于屏蔽写入 数据的电路变得不需要，所以可以减小FCRAM的电路规模并且提高在写 入操作期间进行工作的电路的时间裕度。结果，可以减少写入操作时间 (写入周期时间)。
即使当/LB信号和/UB信号的有效周期部分重叠时，存储单元44a和 44b也可以响应于/LB信号和/UB信号彼此独立地进行操作。这消除了用 于确定存储器内核44的写入操作开始的控制电路的必要。结果，进一步 减小了 FCRAM的电路规模，并且进一步减少了写入操作时间。
图40表示本发明的半导体存储器的第四实施例。使用相同的标号或 符号表示与第一实施例中所述的电路和信号相同的电路和信号。将省略 对其的详细说明。
本实施例的FCRAM具有输入电路56和定时器58，而不是第一实施 例的输入电路10和定时器20。其余的结构几乎与第一实施例中的相同。 在提供读取命令后的保持时间HOLD时FCRAM开始读取操作。FCRAM在写 入命令的提供完成之后开始写入操作。
输入电路56在/CE信号无效(高电平)时输出高电平的等待信号 STBYZ。等待信号STBYZ是相位与/CE信号相同的信号。FCRAM的内部电 路将等待信号STBYZ视为等待命令。该等待命令是用于使RCRAM进入等待状态(非操作状态)的命令。在等待状态下，只接受在FCRAM内部出 现的刷新请求，以进行刷新操作。
输入电路56的其余结构与输入电路10的相同。具体地说，当输入 电路56接收低电平的/CE信号和高电平的/WE信号时，它识别到提供了 读取命令，并且将读取信号RDZ改变为有效电平(高电平)。当输入电路 56接收到低电平的/CE信号和低电平的/WE信号时，它识别到提供了写入 命令，并且将写入信号冊Z改变为有效电平(高电平)。顺便说一下，芯 片使能信号可以具有两位(负逻辑的/CEl信号和正逻辑的CE2信号)，而 不是单个位(/CE)。
当定时器58在操作过程中接收到高电平的等待信号STBYZ或者高电 平的写入信号WTZ时，其停止操作并进行初始化。定时器58的其余操作 与第一实施例的定时器20相同。
图41表示第四实施例的FCRAM的状态转换图。在该图中，实线箭头 表示根据外部触发器(例如命令)的状态转换。虚线箭头表示与外部触 器发无关的自动状态变化。
为了控制存储器内核28的操作，FCRAM具有主状态机MSM和子状态 机SSM。
主状态机MSM具有空闲状态IDLE、读取状态READ、刷新状态REFRESH 和写入状态WRITE。这四种状态表示存储器内核28的状态，并且是互斥 的。这样，不会同时产生两种或多种状态。空闲状态IDLE是没有向FCRAM 提供命令的状态，即基本状态。主状态机MSM的状态转换与图40中所示 的刷新控制电路22 (用于产生REFPZ信号的电路)、主动控制电路24、 内核操作控制电路26和存储器内核28中的部分的操作相对应。
主状态机MSM具有根据子状态机SSM的状态使存储器内核28执行读 取操作、刷新操作或写入操作的功能。这样，主状态机MSM的功能也存 在于传统的FCMM中。
子状态机SSM具有使得能够根据操作命令进行主状态机MSM的状态 转换的功能。子状态机SSM响应于等待命令STBY、读取命令RD、写入命 令WR和内部产生的刷新命令REF与主状态机MSM无关地进行状态转换。子状态机SSM具有就绪状态READY、保留状态RESERVE。就绪状态 READY是没有将命令提供给FCRAM的状态(等待状态)，即基本状态。方 框中所示的刷新许可REFP1和REFP2、读取许可READ1和READ2以及写入 许可WRITEP分别表示允许主状态机MSM的刷新操作、读取操作和写入操 作。子状态机SSM的状态转换与图40中所示的边沿检测电路12、重置电 路16、设置电路18、定时器58以及刷新控制电路22的其它部分(除了 用于产生KEFPZ信号的电路)的操作相对应。子状态机SSM的功能是新 功能，在传统的FCRAM中不存在。
在下文中，将对子状态机SSM的操作进行说明。顺便说一下，读取 命令RD、写入命令WR和等待命令STBY表示从图40所示的输入电路56 输出的读取信号RDZ、写入信号WTZ和等待信号STBYZ的有效周期。刷新 命令REF与由刷新控制电路22中的自刷新定时器周期性产生的自刷新信 号SRTZ相对应。
当在就绪状态READY下提供等待命令STBY时，状态再次转变为就绪 状态READY (转换Tl )。当在就绪状态READY下提供刷新命令REF时，子 状态机SSM发出刷新许可REFPl并再次转变为就绪状态READY(转换T2)。 当在就绪状态下提供写入命令WR时，子状态机SSM发出写入许可WRITEP 并再次转变为就绪状态(转换T3)。当在就绪状态READY下提供读取命令 RD时，状态转变为保留状态RESERVE (转换T4)。到保留状态RESERVE的 转换启动了定时器20，并且测量保持时间HOLD。
当在保留状态RESERVE下提供等待命令STBY时，停止定时器28的 操作，并且状态转变为就绪状态READY (转换T5)。当在保留状态RESERVE 下提供写入命令WR时，停止定时器28的操作。子状态机SSM发出写入 许可WRITEP并且转变为就绪状态READY(转换T6)。当在保留状态RESERVE (其中没有保持刷新命令REF)下提供读取命令RD时，重新启动定时器 58，并且状态再次转变为保留状态RESERVE (转换T7)。
当在保留状态RESERVE下提供刷新命令REF时，状态再次转变为保 留状态(转换T8)。这里，刷新控制电路22 (图7中的第一实施例)的 刷新保持电路22c保持刷新命令REF。当在保留状态RESERVE (其中保持了刷新命令REF)下提供读取命令RD时，重新启动定时器58，并且子状 态机SSM发出刷新许可REFP2并且再次转变为保留状态RESERVE (转换 T9)。
当在保留状态RESERVE (其中没有保持刷新命令REF)下完成由定时 器58进行的保持时间HOLD的测量时，子状态机SSM发出读取许可READP1 并且转变为就绪状态READY (转换TIO)。当在保留状态RESERVE (其中保 持了刷新命令)下提供等待命令STBY时，停止定时器28的操作。子状 态机SSM发出刷新许可REFP1,并且状态转变为就绪状态READY (转换 Tll)。当在保留状态RESERVE (其中保持了刷新命令REF)下完成由定时 器58进行的保持时间HOLD的测量时，子状态机SSM连续发出读取许可 READP2和刷新许可REFP1，并且再次转变为保留状态RESERVE(转换T12)。
如上所述，子状态机SSM根据等待命令STBY、读取命令RD、刷新命 令REF和写入命令WR进行状态转换并且向主状态机MSM发出读取许可 READP1和READP2、刷新许可REFP1和REFP2以及写入许可WRITEP。子状 态机SSM主要管理对开始读取操作(保持时间HOLD的测量)的控制和对 读取操作与刷新操作之间的冲突的控制，这是本发明的特征。由于将新 增加的这些功能集成到单个状态机中，所以可以在集中考虑要新增加的 电路的同时进行电路设计。与对包含以前设计的电路的所有电路进行考 虑的设计方案相比，这方便了电路设计。
接下来，将对主状态机MSM的操作进行说明。
当主状态机MSM在空闲状态IDLE下检测到读取许可READP1或 READP2时，其转变为读取状态READ (转换T13)。由于转换到读取状态 READ,使得图40中所示的主动控制电路24输出RACTPZ信号，并且存储 器内核28进行读取操作。在执行读取操作之后，状态再次转换为空闲状 态IDLE。
当主状态机MSM在空闲状态IDLE下检测到刷新许可REFP1和REFP2 时，其转变为刷新状态REFRESH(转换T14)。由于转换到刷新状态REFRESH, 使得刷新控制电路22输出REFPZ信号，并且存储器内核28进行刷新操 作。在执行刷新操作之后，状态再次转换为空闲状态IDLE。当主状态机MSM在空闲状态IDLE下检测到写入许可WRITEP时，其 转变为写入状态WRITE (转换T15)。由于转换到写入状态WRITE,使得主 动控制电路24输出MCTPZ信号，并且存储器内核28进行写入操作。在 执行写入操作之后，状态再次转换为空闲状态IDLE。
这样，当主状态机MSM检测到由子状态机SSM发出的读取许可 READP1、 READP2、刷新许可REFPl、 REFP2以及写入许可WRITEP时，其 仅使存储器内核28以与前面相同的方式进行操作，进行读取操作、刷新 操作和写入操作。结果，与主状态机MSM相对应的电路中的大部分可以 使用传统的电路。结果，提高了FCRAM的设计效率。
图42表示提供读取命令RD时的FCRAM的操作。在该示例中，操作 几乎与前面第一实施例的图16中的相同。因此省略对与图16相同的操 作的说明。
子状态机SSM响应于读取命令RD1从就绪状态READY转变为保留状 态RESERVE (图42 (a))。子状态机SSM在经过保持时间HOLD之后产生 读取许可READPl，—并返回到就绪状态READY (图42 (b))。主状态机MSM 在空闲状态IDLE下接收到读取许可READPl，转变为读取状态READ,并 且进行读取操作(图42 (c))。在读取操作之后，主状态机MSM返回到空 闲状态IDLE(图42(d))。通过这种方式，FCRAM从转换到保留状态RESERVE 开始等待经过保持时间HOLD,并且随后开始读取操作。与第一实施例中 相同，因此可以将具有DRAM存储单元MC的FCRAM的定时规范设置得与 SRAM的相同。
图43表示连续提供读取命令RD时的FCRAM的操作。在该示例中， 操作几乎与前面的第一实施例的图15相同。因此省略了对与图15相同 的操作的说明。
子状态机SSM响应于第一读取命令RD1从就绪状态READY转变为保 留状态RESERVE (图43 (a))。在保留状态RESERVE下提供新的读取命令 RD2,并且在转换时子状态机SSM重置保留状态RESERVE,并转变为新的 保留状态RESERVE (图43 (b))。这可以防止在以比保持时间HOLD短的 时间间隔提供读取命令RD时存储器内核误操作。
53子状态机SSM在经过与读取命令RD2相对应的保持时间HOLD之后产 生读取许可READP1，并且返回到就绪状态READY (图43 (c))。主状态机 MSM在空闲状态IDLE下接收读取许可READP1 ，并转变为读取状态READ, 并且进行读取操作(图43 (d))。在执行读取操作之后，主状态机MSM返 回到空闲状态IDLE (图43 (e))。
与读取命令RD2连续地提供读取命令RD3，并且子状态机SSM再次 转变为保留状态RESERVE (图43 (f))。在经过与读取命令RD3相对应的 保持时间HOLD之后，子状态机SSM产生读取许可READP1，并且返回到就 绪状态READY (图43 (g))。随后，主状态机MSM转变为读取状态READ, 并且进行读取操作(图43 (h))。在执行读取操作之后，主状态机MSM返 回到空闲状态IDLE (图43 (i))。
图44表示在保留状态RESERVE下出现刷新命令REF时FCRAM的操作。 在该示例中，操作几乎与前述第一实施例的图21相同。因此省略了对与 图21相同的操作的说明。
子状态机SSM在保留状态RESERVE下接收刷新命令(SRTZ)，并且在 经过与读取命令RD2相对应的保持时间HOLD之后产生读取许可READP2 和刷新许可REFP1 (图44 (a))。主状态机MSM在空闲状态IDLE下接收 读取许可READP2,转变为读取状态READ,并且进行读取操作(图44 (b))。 如上所述，当在保留状态RESERVE下提供刷新命令REF并经过保持时间 HOLD时，可以比刷新操作优先执行读取操作。结果，可以减少从提供读 取命令RD到输出读取数据的时间(读取访问时间)。
在执行读取操作之后，主状态机MSM返回到空闲状态IDLE,并且转 变为刷新状态REFRESH,以立即执行刷新操作(图44 (c))。在执行刷新 操作之后，主状态机MSM返回到空闲状态IDLE (图44 (d))。
图45表示在保留状态RESERVE下出现刷新命令REF时FCRAM的操作。 在该示例中，操作几乎与前述第一实施例的图19相同。因此省略了对与 图19相同的操作的说明。
子状态机SSM在保留状态RESERVE下接收刷新命令(SRTZ)(图45 (a))。在该示例中，是在保留状态RESERVE下提供新的读取命令RDO。子状态机SSM产生刷新许可REFP2、在转换时重置保留状态RESERVE,并 且转变为新的保留状态RESERVE (图45 (b))。主状态机MSM在空闲状态 IDLE下接收刷新许可REFP2，并转变为刷新状态REFRESH,以执行刷新操 作(图45 (c))。
当在保留状态RESERVE下连续提供刷新命令REF和新的读取命令RD 时，可以在新的保留状态RESERVE下给予刷新操作优先。因此可以从安 装有FCRAM的系统中隐藏刷新周期。
在执行刷新操作之后，主状态机MSM返回到空闲状态IDLE (图45 (d))。随后，如图43所示，连续提供满足保持时间HOLD的读取命令RD2 和RD3，并且连续进行读取操作(图45 (e， f))。
图46表示在保留状态RESERVE下提供写入命令WR时FCRAM的操作。 在该示例中，操作几乎与前述第一实施例的图17相同。因此省略了对与 图F7相同的操作的说明。
该示例表示写入操作的基本情况。注意，/CE信号的有效周期比/WE 信号的有效周期长。然后，FCRAM接收高电平的/CE信号和高电平的/WE 信号，并且识别到提供了读取命令RD0 (图46 (a， b))。由于这些读取 命令RD0的提供周期都不满足保持周期H0LD，所以不开始读取操作。
子状态机SSM在与第一读取命令RD0相对应的保留状态RESERVE下 接收写入命令WRO，产生写入许可WRITEP，并且随后转变为就绪状态READY
(图46 (c))。响应于在空闲状态IDLE下接收的写入命令WRO的终止， 主状态机MSM转变为写入状态WRITE,以开始写入操作(图46 (d))。在 写入操作完成之后，主状态机MSM返回到空闲状态IDLE (图46 (e))。
图47表示在空闲状态下提供写入命令WR并且随后出现刷新命令REF 时FCRAM的操作。在该示例中，操作几乎与前述第一实施例的图22相同。 因此省略了对与图22相同的操作的说明。
在该示例中，如以上图46所示，FCRAM也识别到不满足写入命令WR0 之前和之后的保持周期的读取命令RDO。子状态机SSM在就绪状态READY (由于写入命令WRO而转变到该就绪状态READY)下接收刷新命令REF(图 47 (a))。子状态机SSM响应于刷新命令REF产生刷新许可REFP1 (图47(b))。主状态机MSM在空闲状态IDLE下接收刷新许可REFP1，并且转变 为刷新状态REFRESH,以进行刷新操作(图47 (c))。如上所述，当在就 绪状态READY下接收到刷新命令REF时，在发出刷新许可REFP1以进行 刷新操作的同时，保持就绪状态READY。这样，可以迅速开始响应于刷新 命令REF的刷新操作。结果，主状态机MSM可以将空闲状态IDLE的周期 长度减到最小。换句话说，可以提高诸如读取命令RD和写入命令WR的 外部命令的提供频度(命令输入速率)。
此外，由于响应于写入命令WR的终止而开始写入操作，所以当在提 供写入命令WR的过程中出现刷新命令REF时，可以比写入操作优先执行 刷新操作。主状态机MSM响应于刷新操作的完成而转变为空闲状态IDLE， 并且随后转变为写入状态WRITE,以开始写入操作(图47 (d))。
图48表示在保留状态RESERVE下提供写入命令TO并且在执行写入 操作的过程中出现刷新命令REF时FCRAM的操作。在该示例中，操作几 乎与前述第一实施例的图23相同。而且，使写入操作开始的定时几乎与 图46相同。因此省略了对与图23和46相同的操作的说明。
子状态机SSM在与第二读取命令RDO相对应的保留状态RESERVE下 接收刷新命令REF (图48 (a))。响应于读取命令RDO的完成(=提供等 待命令STBY)，子状态机SSM产生刷新许可REFP1，并且从保留状态 RESERVE转变为就绪状态READY (图48 (b))。
在写入操作之后，主状态机MSM在空闲状态IDLE下接收刷新许可 REFP1，并且转变为刷新状态REFRESH,以进行刷新操作(图48 (c))。 当在保留状态RESERVE下提供刷新命令REF和等待命令STBY时，在就绪 状态READY (响应于等待命令STBY而转变为该就绪状态READY)下开始 刷新操作。因此，可以利用存储器内核28的空闲时间来刷新存储单元MC。 结果，可以从安装有FCRAM的系统中隐藏刷新周期。
图49表示在保留状态RESERVE下连续提供写入命令WR和满足保持 时间HOLD的读取命令RD时FCRAM的操作。使写入操作开始的定时几乎 与图46相同。
在该示例中，在写入命令WRO之后提供的读取命令RD1满足保持时间H0LD。因此，子状态机SSM在经过与读取命令RD1相对应的保持时间 HOLD之后产生读取许可READPl (图49 (a))。在写入操作之后，主状态 机MSM在空闲状态IDLE下接收读取许可READPl，并且转变为读取状态 READ,以进行读取操作(图49 (b))。在执行读取操作之后，主状态机 MSM返回到空闲状态IDLE (图49 (c))。
图50表示在保留状态RESERVE下提供写入命令WR并且随后出现刷 新命令REF且提供满足保持时间HOLD的读取命令RD时FCRAM的操作。 提供读取操作RD1定时与图47相同。
在该示例中，在写入命令WRO之后提供的读取命令RD1满足保持时 间HOLD。此外，子状态机SSM在就绪状态READY (由于写入命令WRO而 转变为该就绪状态READY)下接收刷新命令REF,并且产生刷新许可REFP1
(图50 (a))。主状态机MSM在空闲状态IDLE下接收刷新许可REFPl， 并且转变为刷新状态REFRESH,以进行刷新操作(图50 (b))。主状态机 MSM响应于刷新操作的完成而转变为空闲状态IDLE,并且随后转变为写 入状态WRITE，以开始写入操作(图50 (c))。主状态机MSM.在写入操作 过程中接收读取许可READPl (图50 (d))。在写入操作之后，主状态机 MSM转变为读取状态READ,以进行读取操作(图50 (e))。
图51表示在保留状态RESERVE下提供写入命令WR和满足保持时间 HOLD的读取命令RD,并且在执行写入操作的过程中出现刷新命令REF 时FCRAM的操作。在写入操作过程中提供刷新命令的定时几乎与图48 相同。
子状态机SSM在经过与读取命令RD1相对应的保持时间HOLD之后产 生读取许可READP2和刷新许可REFPl (图51 (a))。在写入操作之后， 主状态机MSM在空闲状态IDLE下接收读取许可READP2，转变为读取状态 READ,并且进行读取操作(图51 (b))。在执行读取操作之后，主状态机 MSM返回到空闲状态IDLE,并且转变为刷新状态REFRESH,以立即进行刷 新操作(图51 (c))。在执行刷新操作之后，主状态机MSM返回到空闲状 态IDLE (图51 (d))。
图52表示在读取操作期间在保留状态RESERVE下出现刷新命令REF
57时FCRAM的操作。
在该示例中，在满足保持时间HOLD的读取命令RD0和RD2之间提供 不满足保持时间HOLD的读取命令RD1 (图52 (a))。响应于保留状态下 的新的读取命令RD2，子状态机SSM产生刷新许可REFP2，在转换时重置 保留状态RESERVE,并且转变为新的保留状态RESERVE (图52 (b))。主 状态机MSM在空闲状态IDLE下接收刷新许可REFP2，并且转变为刷新状 态REFRESH,以进行刷新操作(图52 (c))。在执行刷新操作之后，主状 态机MSM返回到空闲状态IDLE (图52 (d))。随后，主状态机MSM转变 为对应于并响应于满足保持时间HOLD的读取命令RD2的读取状态READ, 并且进行读取操作(图52 (e))。
图53表示在读取操作过程中在保留状态RESERVE下出现刷新命令 REF时FCRAM的另一操作。使刷新操作开始的定时几乎与上述图52相同。
在该示例中，在提供等待命令STBY之前提供不满足保持时间HOLD 的读取命令RD1 (图53 (a))。这样，在与读取命令RDl相对应的保留状 态RESERVE之后，子状态机SSM转变为就绪状态READY (图53 (b))。在 刷新操作之后，主状态机MSM转变为空闲状态IDLE (图53 (c))。
图54表示在保留状态RESERVE下出现刷新命令REF时FCRAM的另一 操作。使刷新操作开始的定时几乎与前述图45相同。
在该示例中，在提供等待命令STBY之前提供不满足保持时间HOLD 的读取命令RD1 (图54 (a))。这样，在保留状态RESERVE之后，子状态 机SSM转变为就绪状态READY (图54 (b))。在刷新操作之后，主状态机 MSM转变为空闲状态IDLE (图54 (c))。
图55表示在写入操作过程中在保留状态RESERVE下出现刷新命令 REF并且随后提供满足保持时间HOLD的读取命令RD时FCRAM的操作。
在与读取命令RDO相对应的保留状态RESERVE下提供新的读取命令 RD1。子状态机SSM产生刷新许可REFP2，在转换时重置保留状态RESERVE, 并且转变为新的保留状态RESERVE (图55 (a))。主状态机MSM转变为刷 新状态REFRESH,以在写入操作之后在空闲状态IDLE下进行与刷新许可 REFP2相对应的刷新操作(图55 (b))。子状态机SSM在与读取命令RD1相对应的保留周期的终止之后产生 读取许可READP1。在刷新操作完成之后，主状态机MSM从空闲状态IDLE 转变为读取状态READ,以进行与读取许可READP1相对应的读取操作(图 55 (c))。
如上所述，该实施例可以实现与前述第一实施例相同的效果。此外， 在该实施例中，用于控制FCRAM的操作的状态机由直接控制存储器内核 28的操作的主状态机MSM和根据存储器内核28的操作命令控制内部电路 的操作的子状态机SSM组成。这可以防止状态机复杂程度增大。结果， 可以简单地构造形成在FCRAM中与各个状态机相对应的控制电路。结果， 可以减少FCRAM的电路设计时间。
当利用以前开发的存储器内核28重新开发FCRAM时，与用于控制存 储器内核28的操作的主状态机MSM相对应的控制电路也可以使用以前设 计的控制电路。这使得可以通过仅重新设计子状态机SSM来开发新的半 导体存储器。结果，能够縮短FCRAM的开发周期以及降低开发成本。
当子状态机SSM在与读取命令RD相对应的保留状态RESERVE下接收 新的读取命令RD时，其在转换时重置保留状态RESERVE,并且重新转变 为保留状态RESERVE,以再次测量保持时间H0LD。此外，在经过保持时 间H0LD之后，子状态机SSM发出读取许可READP1和READP2，以执行读 取操作。结果，当以比保持时间HOLD短的时间间隔提供读取命令RD时， 可以防止存储器内核误操作。可以将具有DRAM存储单元MC的FCRAM的 定时规范设置为与SRAM的相同。
当在保留状态RESERVE下提供刷新命令REF并且经过保持时间HOLD 时，可以比刷新操作优先进行读取操作。结果，可以减少从提供读取命 令RD到输出读取数据的时间。
当在保留状态RESERVE下连续提供刷新命令REF和新的读取命令RD 时，在新的保留状态RESERVE下优先执行刷新操作。这使得可以隐藏来 自外部系统的刷新周期。
主状态机MSM可以仅从空闲状态IDLE状态转变为刷新状态REFRESH、 读取状态READ和写入状态WRITE。由于存储器内核28的操作始终从同一
59状态(IDLE状态)开始，所以可以简单地构造与主状态机MSM相对应的 控制电路。
由于写入操作是响应于写入命令WR的终止而开始的，所以当在提供 写入命令WR的过程中出现刷新命令REF时，可以比写入操作优先地执行 刷新操作。
当在就绪状态READY下接收到刷新命令REF时，发出刷新许可REFP1 同时保持就绪状态READY。由此可以立即开始响应于刷新命令REF的刷新 操作。结果，可以使刷新操作所占用的FCRAM时间最小，并且可以提高 诸如读取命令RD的外部命令的提供频度。
在响应于在经过保持时间HOLD之后在就绪状态READY下出现的读取 命令RD而开始读取操作的FCRAM中，如果在保留状态RESERVE下提供刷 新命令REF和等待命令STBY，则可以在就绪状态READY下开始刷新操作， 以隐藏来自外部系统的刷新周期。
图56表示本发明的半导体存储器的第五实施例。使用相同的标号或 符号表示与第一实施例中所述电路和信号相同的电路和信号。将省略对 其的详细说明。
本实施例的FCRAM具有主动控制电路60和内核操作控制电路62， 而不是第四实施例的主动控制电路24和内核操作控制电路26。其余的结 构几乎与第一和第四实施例的相同。本实施例与第四实施例不同在于， FCRAM响应于写入命令WR的提供而开始写入操作。其余的操作与第四实 施例的相同。
图57表示根据第五实施例的FCRAM的状态转换图。
与第四实施例的状态转换图的区别在于，仅将写入命令TO输出给子 状态机SSM。在本实施例中，当主状态机MSM在就绪状态READY下接收到 写入许可WRITEP时，其立即开始写入操作。
图58表示在保留状态RESERVE下提供写入命令WR时FCRAM的操作。 该示例涉及与前述第四实施例的图46相对应的操作。从外部提供的命令、 该命令的提供定时和子状态SSM的操作与第四实施例的图46相同。
当主状态机MSM在空闲状态IDLE下接收到写入许可TOITEP时，其立即转变为写入状态WRITE并且开始写入操作(图58 (a))。结果，与第 四实施例相比，可以减少写入周期中的空闲状态IDLE的周期。结果，存 储器内核28的操作频率增大，并且操作效率增大。在完成写入操作之后， 主状态机MSM返回到空闲状态IDLE (图58 (b))。
图59表示在保留状态RESERVE下连续提供刷新命令(SRTZ)和写入 命令WR0时FCRAM的操作。该示例涉及与前述第四实施例的图47相对应 的操作。从外部提供的命令及其提供定时与第四实施例的图47相同。
子状态机SSM接收写入命令WR0、产生刷新许可REFP2和写入许可 WRITEP，并且从保留状态RESERVE转变到就绪状态READY (图59 (a))。 主状态机MSM在空闲状态IDLE下接收刷新许可REFP2，并且转变到刷新 状态REFRESH,以进行刷新操作(图59 (b))。当主状态机MSM在刷新操 作之后返回到空闲状态IDLE时，立即转变为写入状态WRITE并且进行写 入操作(图59 (c))。
图60表示在保留状态RESERVE下提供写入命令WR并且在执行写入 操作的过程中出现刷新命令REF时FCRAM的操作。该示例涉及与前述第 四实施例的图48相对应的操作。从外部提供的命令及其提供定时与第四 实施例的图48相同。
子状态机SSM在保留状态RESERVE下接收到写入命令WR0时产生写 入许可WRITEP，并且从保留状态RESERVE转变到就绪状态READY (图60 (a))。主状态机MSM在空闲状态IDLE状态下接收写入许可WRITEP，并 且转变为写入状态WRITE,以进行写入操作(图60 (b))。子状态机SSM 在写入操作期间接收刷新命令REF，并且产生刷新许可REFPl(图60(c))。 当主状态机MSM在写入操作后返回到空闲状态IDLE时，立即转变为刷新 状态REFRESH并且进行刷新操作(图60 (d))。
图61表示在保留状态RESERVE下连续提供写入命令WR和满足保持 时间HOLD的读取命令RD时FCRAM的操作。该示例涉及与前述第四实施 例的图49相对应的操作。从外部提供的命令及其提供定时，以及子状态 机SSM的操作与第四实施例的图49相同。
为了在空闲状态IDLE下响应于开始写入许可WRITEP而开始写入操作，主状态机MSM转变为写入状态WRITE (图61 (a))。此外，与图49 一样，主状态机MSM在写入操作之后在空闲状态IDLE下接收读取许可 READP1，并且转变为读取状态READ，以进行写入操作(图61 (b))。
图62表示在保留状态RESERVE下出现刷新命令，并且随后提供写入 命令以及提供满足重新保持时间HOLD的读取命令RD时FCRAM的操作。 该示例涉及与前述第四实施例的图50相对应的操作。从外部提供的命令 及其提供定时与第四实施例的图50相同。而且，与刷新命令REF和写入 命令WRO相对应的操作与图59所示的相同。与读取命令RD1相对应的操 作与图61所示的相同。
图63表示在保留状态RESERVE下提供写入命令WR和满足保持时间 HOLD的读取命令，并且在执行写入操作期间出现刷新命令REF时FCRAM 的操作。该示例涉及与前述第四实施例的图51相对应的操作。从外部提 供的命令及其提供定时与第四实施例的图51相同。而且，与写入命令WRO 和刷新命令REF相对应的操作与图60所示的相同。与读取命令RD1相对 应的操作与图61所示的相同。
图64表示在保留状态RESERVE下出现满足保持周期的刷新命令REF, 并且随后提供写入命令WR时FCRAM的操作。
子状态机SSM在经过与读取命令RDO相对应的保持时间HOLD之后 产生读取许可READP2和刷新许可REFP1 (图64 (a))。主状态机MSM在 空闲状态IDLE下接收读取许可READP2，转变为读取状态READ,并且进 行读取操作(图64 (b))。在执行读取操作之后，主状态机MSM返回到 空闲状态IDLE,并且转变为刷新状态REFRESH,以立即进行刷新操作(图 64 (c))。
子状态机SSM在读取操作期间接收写入命令WR1,并且产生写入许 可WRITEP (图64 (d))。在执行读取操作之后，主状态机MSM返回到空 闲状态IDLE，并且转变为写入状态WRITE,以立即进行写入操作(图64 (e))。
本实施例可以提供与前述第一和第四实施例相同的效果。此外，在 本实施例中，响应于写入命令WR的开始而开始写入操作。这可以縮短写入周期过程中主状态机MSM的空闲状态IDLE的周期。结果，可以提高存 储器内核28的操作效率。
前述实施例涉及将本发明应用于FCRAM的情况。但是，本发明并不 限于这些实施例。例如，可以将本发明应用于除FCRAM之外的拟SRAM。
本发明并不限于上述实施例，在不脱离本发明的主题和范围的情况 下可以进行各种修改。可以对部分或者所有组件进行改进。
工业实用性
在根据本发明的半导体存储器中，即使以存储器内核不能正常工作 的时间间隔提供外部访问信号，也可以防止存储器内核误操作以及防止 保存在其中数据被破坏。结果，具有需要刷新的存储单元的半导体存储 器可以以与静态RAM相同的定时规范进行操作。
在根据本发明的半导体存储器中，可以可靠地检测到外部访问信号 的变化，并且可以启动定时器的操作。
在根据本发明的半导体存储器中，由于定时器确保在每次启动之前 都进行重置，所以可以始终正确地测量预定的时间。
在根据本发明的半导体存储器中，由于在定时器不需要进行操作时 对其进行重置，所以可靠地避免了定时器误操作。
在根据本发明的半导体存储器中，定时器是由振荡器和计数器组合 在一起而构成的，从而可以容易地高精度地测量预定的时间。
在根据本发明的半导体存储器中，刷新屏蔽电路用作为用于确定刷 新操作和访问操作之间的优先级的判优电路。这使得可以避免刷新操作 与访问操作之间的冲突。这还使得可以容易地控制访问操作与响应于随 机出现的刷新请求而产生的刷新操作之间的判优。
在根据本发明的半导体存储器中，访问屏蔽电路用作为用于确定刷 新操作与访问操作之间的优先级的判优电路。因此可以避免访问操作与 响应于随机出现的刷新请求而产生的刷新操作之间的冲突。
在根据本发明的半导体存储器中，能够禁止无效的存储器内核操作， 从而縮短了周期时间。在根据本发明的半导体存储器中，例如，安装有该半导体存储器的 系统可以根据存储器内核的实际操作性能访问该半导体存储器。
在根据本发明的半导体存储器中，暂时禁止响应于随机出现的刷新 请求的刷新操作使得可以根据存储器内核的实际操作性能在最短的时间 内访问半导体存储器。
可以容易地使根据本发明的半导体存储器进入测试模式，而不需要 具有专用的测试端子。
在根据本发明的半导体存储器中，在进入测试模式之后，测试解码 电路可以根据提供给外部端子的信号的逻辑值从多种测试中选择要执行 的一种测试。
在根据本发明的半导体存储器中，能够防止在进入测试模式时发生 错误的写入操作，这种错误的写入操作会破坏保存在存储单元中的数据。
在根据本发明的半导体存储器中，可以容易地在测试模式期间估算 对存储器内核的访问时间的实际值。
在根据本发明的半导体存储器中，可以容易地在测试模式期间测量 预定时间。
在根据本发明的半导体存储器中，输出测量信号，直到经过多个预 定时间。结果，可以高精度地测量预定时间。
在根据本发明的半导体存储器中，第三测试电路可以容易地实现最 差访问操作，从而测量最差访问时间。
可以减小根据本发明的半导体存储器的电路规模，并且可以提高写 入控制电路的定时裕度。而且，可以縮短写入周期时间。
在根据本发明的半导体存储器中，主状态机直接控制存储器内核的 操作，而子状态机根据来自存储器内核的操作命令控制内部电路的操作， 从而可以防止状态机在结构上的复杂化。各个状态机的简化使得能够在 半导体存储器中与各个状态机相对应地形成构造简单的控制电路。结果， 可以縮短半导体存储器的电路设计所花费的时间。
在根据本发明的半导体存储器中，当在保留状态下提供刷新命令时， 可以以高于刷新操作的优先级执行读取操作。结果，可以縮短从提供读取命令到输出读取数据的时间。
在根据本发明的半导体存储器中，由于可以在保留周期内执行刷新 操作，所以可以隐藏来自外部系统的刷新周期。也就是说，具有需要刷 新的存储单元的半导体存储器可以进行与静态RAM相同的操作。
在根据本发明的半导体存储器中，当在经过预定时间之前在保留状 态下接收到写入命令时，发出写入许可，使存储器进入就绪状态。结果， 在存储器内核处于空闲状态时，响应于写入命令立即进行写入操作。
当在就绪状态下接收到刷新命令时，根据本发明的半导体存储器保 持就绪状态，并且发出刷新许可。这样，当存储器内核处于空闲状态时， 响应于刷新命令立即执行刷新操作。
在根据本发明的半导体存储器中，当在保留状态下提供刷新命令和 等待命令时，优先执行刷新操作。在就绪状态期间开始刷新操作使得可 以隐藏来自外部系统的刷新周期。
6权利要求
1、一种半导体存储器，其包括存储器内核，该存储器内核具有存储单元；定时器，该定时器从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，所述外部访问信号用于使所述存储器内核执行读取操作，所述访问请求信号用于使所述存储器内核进行操作；禁止端子，该禁止端子接收用于禁止所述定时器测量所述预定时间的禁止信号；以及开始信号输出电路，该开始信号输出电路在提供所述禁止信号的同时响应于接收所述外部访问信号而强制输出所述访问请求信号，其中，所述预定时间比内核操作时间长，该内核操作时间是所述存储器内核执行单个操作所花费的时间。
2、 根据权利要求1所述的半导体存储器，还包括边沿检测电路，该 边沿检测电路在检测到所述外部访问信号的转换边沿时输出转换测得信 号，其中所述定时器响应于所述转换测得信号开始测量所述预定时间。
3、 根据权利要求2所述的半导体存储器，还包括-重置电路，该重置电路与所述转换测得信号同步地产生用于重置所 述定时器的重置信号；以及设置电路，该设置电路与所述转换测得信号同步地产生设置信号， 该设置信号具有从产生所述重置信号开始的延迟，该设置信号启动所述 定时器。
4、 根据权利要求3所述的半导体存储器，其中 所述重置电路响应于从所述定时器输出的所述访问请求信号产生所述重置信号。
5、 根据权利要求3所述的半导体存储器，其中 所述重置电路在作为所述外部访问信号的芯片使能信号处于无效状态时输出所述重置信号。
6、 根据权利要求3所述的半导体存储器，其中所述重置电路在提供用于使所述存储器内核执行写入操作的所述外 部访问信号期间输出所述重置信号。
7、 根据权利要求2所述的半导体存储器，其中 所述边沿检测电路检测作为所述外部访问信号的地址信号的转换边沿。
8、 根据权利要求2所述的半导体存储器，其中所述定时器包括 振荡器，该振荡器响应于所述转换测得信号而启动，并且产生内部时钟信号；以及计数器，该计数器通过对所述内部时钟信号的脉冲数量进行计数， 来测量所述预定时间，并且在经过所述预定时间之后输出所述访问请求 信号。
9、 根据权利要求1所述的半导体存储器，还包括 刷新请求电路，该刷新请求电路周期性地输出用于刷新所述存储单元的刷新请求，所述存储单元是易失性的并且由用于保持数据的电容器 构成；刷新保持电路，该刷新保持电路保持所述刷新请求；以及 刷新屏蔽电路，该刷新屏蔽电路在所述存储器内核不在进行操作或 者所述计数器不在测量所述预定时间时，输出保持在所述刷新保持电路 中的刷新请求作为刷新开始信号，并且在所述存储器内核正在进行操作 或者所述计数器正在测量所述预定时间时，禁止输出所述刷新开始信号。
10、 根据权利要求l所述的半导体存储器，还包括 访问保持电路，该访问保持电路保持所述访问请求信号；以及 访问屏蔽电路，该访问屏蔽电路在所述存储器内核不在进行操作时，输出保持在所述访问保持电路中的所述访问请求信号作为访问开始信 号，并且在所述存储器内核正在进行操作时，禁止输出所述访问开始信 号，所述访问开始信号启动所述存储器内核的操作。
11、 根据权利要求1所述的半导体存储器，还包括写入控制电路，该写入控制电路与用于执行写入操作的写入使能信号的有效周期的终止 同步地输出写入请求信号，该写入请求信号用于执行所述写入操作。
12、 根据权利要求1所述的半导体存储器，其中允许将作为所述外部访问信号的地址信号仅保持比所述预定时间短的时间或者比单次读取操作所需的周期时间长的时间；以及禁止将所述地址信号保持比所述预定时间长的时间或者比所述周期 时间短的时间。
13、 根据权利要求1所述的半导体存储器，还包括.-刷新请求电路，该刷新请求电路周期性地输出用于刷新所述存储单元的刷新请求，所述存储单元是易失性的并且由用于保持数据的电容器 构成；刷新保持电路，该刷新保持电路保持所述刷新请求；以及 刷新屏蔽电路，该刷新屏蔽电路在没有提供所述禁止信号时输出保持在所述刷新保持电路中的所述刷新请求，作为刷新开始信号，并且在提供所述禁止信号时禁止输出所述刷新开始信号。
14、 根据权利要求1所述的半导体存储器，还包括测试模式电路， 该测试模式电路在外部端子连续接收到多个具有预定逻辑值的信号时进 入测试模式。
15、 根据权利要求14所述的半导体存储器，还包括测试解码电路， 该测试解码电路在进入测试模式后，根据提供给所述外部端子的信号的 逻辑值从多种测试中选择要执行的测试，并且输出测试控制信号，以启 动所选择的测试。
16、 根据权利要求14所述的半导体存储器，其中 所述测试模式电路在用于执行写入操作的写入使能信号的有效周期期间启动，并且与用于读取数据输出的输出使能信号的转换边沿同步地 接收提供给所述外部端子的信号；并且 所述外部端子是地址端子。
17、 根据权利要求16所述的半导体存储器，还包括写入屏蔽电路， 该写入屏蔽电路响应于在所述测试模式电路进入所述测试模式时提供的所述写入使能信号而禁止写入操作。
18、 根据权利要求1所述的半导体存储器，还包括第一测试电路， 该第一测试电路在所述测试模式下禁止所述定时器测量所述预定时间， 并且响应于接收所述外部访问信号而强制输出所述访问请求信号。
19、 根据权利要求1所述的半导体存储器，还包括第二测试电路， 该第二测试电路在测试模式下向外部端子输出测量信号，该测量信号表 示所述定时器正在测量所述预定时间。
20、 根据权利要求19所述的半导体存储器，其中所述第二测试电路 包括重置禁止电路，该重置禁止电路禁止所述定时器在经过所述预定时 间之后进行重置，以便重复地测量所述预定时间；以及定时器输出电路，该定时器输出电路接收根据所述重置禁止电路的 操作在每个预定时间输出的所述访问请求信号，响应于第一个访问请求 信号输出所述测量信号，并且在接收到所述访问请求信号预定次数之后 输出所述测量信号。
21、 根据权利要求1所述的半导体存储器，还包括第三测试电路， 该第三测试电路在测试模式下响应于所述外部访问信号强制产生刷新请 求，在完成与所述外部访问信号相对应的读取操作时，响应于所述刷新 请求开始刷新操作，并且响应于所述刷新操作强制产生读取操作请求， 以执行读取操作。
22、 根据权利要求1所述的半导体存储器，还包括-第一和第二数据端子，该第一和第二数据端子分别接收第一写入数据和第二写入数据；第一和第二数据使能端子，该第一和第二数据使能端子分别接收用 于使得能够将所述第一和第二写入数据写入所述存储器内核的第一和第 二数据使能信号；写入使能端子，该写入使能端子接收用于执行写入操作的写入使能 信号；写入控制电路，该写入控制电路响应于所述写入使能信号和所述第一数据使能信号向所述存储器内核输出第一写入信号，并且响应于所述 写入使能信号和所述第二数据使能信号向所述存储器内核输出第二写入 信号，其中所述存储器内核包括第一存储器单元和第二存储器单元，该第一存 储器单元和第二存储器单元分别响应于第一写入信号和第二写入信号各自独立地进行写入操作。
23、根据权利要求22所述的半导体存储器，还包括输入控制电路， 该输入控制电路响应于所述第一和第二写入信号分别向所述第一和第二 存储器单元输出所述第一和第二写入数据，所述第一和第二写入数据是 分别通过所述第一和第二数据端子提供的。
全文摘要
一种半导体存储器。该半导体存储器包括存储器内核，其具有存储单元；定时器，其从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，所述外部访问信号用于使所述存储器内核执行读取操作，所述访问请求信号用于使所述存储器内核进行操作；禁止端子，其接收用于禁止所述定时器测量所述预定时间的禁止信号；以及开始信号输出电路，其在提供所述禁止信号的同时响应于接收所述外部访问信号而强制输出所述访问请求信号，其中，所述预定时间比内核操作时间长，该内核操作时间是所述存储器内核执行单个操作所花费的时间。
文档编号G11C11/4076GK101452739SQ200910002208
公开日2009年6月10日 申请日期2003年2月20日 优先权日2002年6月25日
发明者三代俊哉, 中村俊和, 江渡聪 申请人:富士通微电子株式会社