专利名称：半导体器件及对半导体器件的控制方法
技术领域：
本发明关在半导体装置及对半导体装置的控制方法。更具体而言，本发明关在具有扇区(Sector)保护信息的半导体装置及对半导体装置的控制方法。
背景技术：
为半导体非易失性存储的快闪存储，响应在从外部所供应的读出、编程、消除的控制指令，而分别执行响应的动作。尤其是在消除指令中，具有将存储区域内的所有扇区加以消除的晶片抹除，以及将指定的扇区加以消除的扇区抹除。存储区域以复数个扇区所构成，在各个扇区内设置有复数个存储单元。由在快闪存储为非易失性存储，因此记忆有统内的程式及控制资料等的需长期加以保持的内容。
因此，快闪存储具有用以记忆保护信息的保护存储，以避免误将这些内容消除。对应在各个扇区的存储，记忆有禁止该扇区的消除的保护信息，以及容许该扇区的消除的非保护信息。并且，在将对应该消除指令的扇区加以消除的前，检查对应该扇区的保护存储的保护信息，而仅对非保护状态的扇区进行消除动作。
第1图显示用以说明以往的快闪存储的抹除动作的图式。以往的快闪存储701包含有存储单元阵列702、WP(Write Protect；写入保护)单元阵列703、以及锁存电路L000至L511。存储单元阵列702包含用以存储数据的存储单元，并分割为复数个扇区S000至S511。在此显示分割为512个扇区的例子。WP单元阵列703包含复数个非易失性存储单元，在此存储单元中，记忆有针对上述各个扇区的保护信息。此保护信息表示出扇区的保护或非保护。锁存电路L000至L511仅设置有扇区数量的数目。例如，在具有512个扇区的快闪存储中，设置有512个锁存电路。第1图中的抹除动作藉由控制电路(图式中省略)而加以执行。
使用电源投入时的读出时间，读入WP单元阵列703并将保护信息保持在锁存电路L000至L511中。在使用者输入而进行晶片抹除时，在锁存电路L511的保护信息为非保护状态，且不进行对此扇区的消除时，控制电路藉由减量信号将扇区地址计数器加以减量，并使扇区地址减量，而往下1个扇区进行消除动作。
当检测出锁存电路的保护信息为保护状态时，控制电路并不进行对扇区的消除，藉由减量信号将扇区地址计数器加以减量，并使扇区地址减量，而往下1个扇区进行消除动作。在下1个扇区中，亦确认保护信息，若为非保护状态，则进行消除动作，若为保护状态，则略过消除动作。在锁存电路L256的保护信息为非保护状态时，控制电路对所选择的扇区S256施加消除应力而进行消除动作。
当结束消除时，控制电路供应减量信号，将扇区地址计数器加以减量。在扇区S000中，当检测出锁存电路L000的保护信息为保护状态时，控制电路并不进行对扇区S000的消除，而结束处理。
第2图显示以往的快闪存储的电源VCC投入时的时序图。在此例中，显示出用在电源投入时的读出的输入信号。信号VCCOK为在电源VCC到达特定位准时为High的内部信号。在使电源VCC上升后，使重设信号RST从High改变为Low。将此重设信号RST到达High为止的1ms的期间，设定为来自在WP单元阵列703的保护信息的读出期间。因此，在此1ms的间，必须在512个锁存电路L000至L511中，读入WP单元阵列703的保护信息。
发明内容
(发明所欲解决的课题)然而，在以往的快闪存储701中，在WP单元阵列703的读入时，利用电源投入时的读出期间，将保护信息保存在锁存电路L000至L511，并在进行扇区抹除等时将扇区地址加以定序而寻求该扇区的保护信息，因此具有需形成电源投入时的读出期间，以及需具有扇区数量的锁存电路的问题。
因此，本发明鉴在上述问题点而创作出的发明，目的在在提供一种不须设置在电源投入时的扇区保护信息的读出期间，且不须设置扇区数量的锁存电路的半导体装置及对半导体装置的控制方法。
(用以解决课题的手段)本发明为一种半导体装置，其特征包含有第1存储单元阵列，包含用以存储数据的存储单元，并以每个扇区进行管理；包含存储单元的第2存储单元阵列，该存储单元在上述每个扇区中记忆有扇区保护信息；及控制电路，在变更扇区时，检查上述第2存储单元阵列内的扇区保护信息。因此不需将所有扇区数量的扇区保护信息加以锁存。藉此不需具有扇区数量的锁存电路。因此可大幅减少电路而缩小晶片面积。此外亦不须设置电源投入时的扇区保护信息的读出期间。
在上述构成中，本发明较佳为在各个扇区中共通设置锁存电路，该锁存电路将从上述第2存储单元阵列中所读出的扇区保护信息加以锁存。由在不需在每个扇区中设置锁存电路，因此可简化电路构成。
在上述构成中，本发明较佳为，上述控制电路在变更扇区时，使用特定指令的输入后的等待时间，从上述第2存储单元阵列中读出上述各个扇区保护信息。藉此可在与以往为相同的时间中执行编程及抹除。因此可在与至目前为止的装置相同的时间中进行动作。此外，亦可消除电源投入时的扇区保护信息的读出期间。
在上述构成中，本发明较佳为，上述控制电路依据从上述第2存储单元阵列中所读出的扇区保护信息，而执行抹除动作。
在上述构成中，本发明较佳为，上述控制电路在读出上述第2存储单元阵列的扇区保护信息时，延迟特定的轮询时期。由在在读出上述第2存储单元阵列的扇区保护信息时须使放大器电路进行动作，因此藉由延迟轮询时期，可防止输出杂讯对感测输出所造成的影响。
在上述构成中，本发明亦可更包含特定的输出端子，且从上述第2存储单元阵列至上述输出端子的路径，与从上述第1存储单元阵列至上述输出端子的路径具有共享的一部分。藉此，可使扇区保护信息读入时的存取时间与正规单元读入时的存取时间成为相同。
在上述构成中，本发明亦可构成为，上述第2存储单元阵列的存储单元分配在对应将上述扇区保护信息加以输出的端子的区域上。藉此，可使扇区保护信息读入时的存取时间与正规单元读入时的存取时间成为相同。
本发明较佳为，将上述第2存储单元阵列配置在上述第1存储单元阵列的扇区列的延伸处上。亦可将用以选择第1存储单元阵列的存储单元的信号线的一部分，使用在第2存储单元阵列的存储单元的选择。
在上述构成中，本发明亦可构成为，进一步包含用以选择上述第1存储单元阵列的存储单元的信号线，该信号线包括用于在上述第2存储单元阵列中选择存储单元之一的信号线。藉此可在第1存储单元阵列及第2存储单元阵列中，共享存储单元的选择信号线。
在上述构成中，本发明亦可构成为，进一步包含用以在上述第1存储单元阵列中选择存储单元的构件，其中，该用以选择的构件包括用以在上述第2存储单元阵列中选择存储单元之一的电路。藉此可减少电路数目。
在上述构成中，本发明更包含将资料写入在上述第2存储单元阵列的存储单元的写入电路。
在上述构成中，本发明更包含，包含有仅可进行1次的编程的存储单元的第3存储单元阵列。藉此可将特别的资料写入在仅可进行1次的编程的存储单元中。
在上述构成中，本发明亦可构成为，上述第3存储单元阵列配置在上述第1存储单元阵列的扇区列的延伸处上。亦可将用以选择第1存储单元阵列的存储单元的信号，使用在第2存储单元阵列的存储单元的选择。
在上述构成中，本发明亦可构成为，上述第3存储单元阵列配置在与上述第2存储单元阵列为不同的扇区列上。藉此避免同时选择字线。
在上述构成中，本发明亦可构成为，进一步包含用以选择上述第1存储单元阵列的存储单元的信号线，该信号线包括用于在上述第3存储单元阵列选择仅可进行1次编程的存储单元的信号线。藉此可共享存储单元的选择信号线。
在上述构成中，本发明亦可构成为，用以选择上述第1存储单元阵列的存储单元的构件的一部分，亦使用在用以选择上述第3存储单元阵列的构件。藉此可减少电路数目。
在上述构成中，本发明更包含，上述第2存储单元阵列的存储单元的选择以及上述第3存储单元阵列的存储单元的选择所共享的总体字线。藉此可节省电路及信号线而达到简化目的。
此外，在上述构成中，本发明亦可更包含，在上述每个扇区中记忆有上述扇区保护信息的易失性记忆部、及选择性输出上述第2存储单元阵列的扇区保护信息及上述易失性记忆部的扇区保护信息的电路部而构成。在读出第2存储单元阵列的扇区保护信息的同时，亦可读出易失性记忆装置的扇区保护信息，并选择性输出两者的一。
在上述构成中，本发明亦可构成为，在上述易失性记忆部的扇区保护信息为表示出保护上述扇区的资料时，上述电路部输出上述易失性记忆部的扇区保护信息。由在易失性存储由逻辑电路所构成，因此可较第2存储单元阵列的存储单元的读出更为高速进行。因此并不会产生扇区保护信息的读出时间的延迟。
在上述构成中，本发明亦可构成为，在上述易失性记忆部的扇区保护信息为表示出非保护的资料时，上述电路部输出上述第2存储单元阵列的扇区保护信息。因此并不会引起读出的延迟。
在上述构成中，本发明亦可构成为，上述电路部包含，将上述输出的扇区保护信息加以反转的输出反转电路。藉此可区分其他模式的扇区保护信息。
在上述构成中，本发明亦可构成为，上述半导体装置更包含上述第1存储单元阵列的X解码器及上述第2存储单元阵列的X解码器，且该第2存储单元阵列的X解码器以该第1存储单元阵列的X解码器的最小单位的倍数所构成。藉此可使电路及布局达到共通化而缩短设计时间。
在上述构成中，本发明更包含地址控制电路，该地址控制电路藉由变更特定的使用者模式及测试模式中所使用的地址，而变更可存取上述第2存储单元阵列的存储单元的区域。藉此可在特定的使用者模式及测试模式中，变更可存取第2存储单元阵列的存储单元的区域。
在上述构成中，本发明亦可构成为，上述地址控制电路在上述使用者模式时，使用用以选择上述第1存储单元阵列的扇区的地址，而选择上述第2存储单元阵列的存储单元。藉此可仅存取第2存储单元阵列的记忆有扇区保护信息的存储单元阵列。
在上述构成中，本发明亦可构成为，上述地址控制电路在上述测试模式时，使用用以选择上述第1存储单元阵列的存储单元的地址，而选择上述第2存储单元阵列的存储单元。藉此可存取第2存储单元阵列内的所有存储单元。
在上述构成中，本发明更包含控制电路，该控制电路在接收特定的使用者指令，将切换上述地址控制电路中所使用的地址的控制信号，输出至上述地址控制电路。在上述构成中，本发明更包含控制电路，该控制电路在特定的测试指令的输入后，将切换上述地址控制电路中所使用的地址的控制信号，输出至上述地址转换电路。在上述构成中，本发明的上述半导体装置为半导体记忆装置。
本发明为一种控制方法，其特征包含有以下步骤在变更扇区时，在第1存储单元阵列的每个扇区中，检查第2存储单元阵列内的扇区保护信息；通过引用上述读出步骤中所读出的扇区保护信息，而侦侧各个扇区的保护状态；及依据上述检测步骤的检测结果，对上述第1存储单元阵列执行特定处理。由在读出第2存储单元阵列内所记忆的各个扇区保护信息以侦侧各个扇区的保护状态，并对第1存储单元阵列执行抹除动作等的特定处理，因此不需在电源投入时的读出中将所有扇区数量的扇区保护加以锁存。藉此不需具有扇区数量的锁存电路。因此可大幅减少电路而缩小晶片面积。
在上述构成中，本发明亦可构成为，上述读出步骤使用特定指令的输入后的等待时间，从上述第2存储单元阵列中读出上述各个扇区保护信息。藉此可在与以往为相同的时间中执行编程及抹除。因此可在与至目前为止的装置为相同的时间中进行动作。此外，亦可消除电源投入时的扇区保护信息的读出期间。
本发明为一种控制方法，其特征包含有在非易失性的第1存储单元阵列的每个扇区中，检查非易失性的第2存储单元阵列的第1扇区保护信息；在上述非易失性的第1存储单元阵列的每个扇区中，易失性存储电路中检查第2扇区保护信息；及在上述第2扇区保护信息为表示出保护非易失性的第1存储单元阵列的数据时，选择上述第2扇区保护信息。由在易失性存储由逻辑电路所构成，因此可较第2存储单元阵列的存储单元的读出更为高速进行。因此并不会产生扇区保护信息的读出时间的延迟。
在上述构成中，本发明亦可构成为，在上述第2扇区保护信息为表示出非保护非易失性的第1存储单元阵列的数据时，上述选择步骤选择上述第1扇区保护信息而非第2扇区保护信息。因此并不会产生读出延迟。
(发明的效果)根据本发明，可提供一种不须设置在电源投入时的扇区保护信息的读出期间，且不须设置扇区数量的锁存电路的半导体装置及对半导体装置的控制方法。
第1图显示用以说明以往的快闪存储的抹除动作的图式。
第2图显示以往的快闪存储的电源VCC投入时的时序图。
第3图显示本实施例的半导体装置的方块图。
第4图显示用以说明实施例1的半导体装置的抹除动作的图式。
第5图显示使用者指令输入时的时序图。
第6图显示正规单元阵列的读入时的方块图。
第7图显示512M-bit存储晶片内的水平区块及垂直区块的物理性配置及该地址分配的图式。
第8图显示字线GWL及字线P2WL的扇区内的物理性配置及地址分配的图式。
第9图显示在第6图的方块图所示的电路及信号中，主要的电路及信号在晶片内的物理性配置的图式。
第10图显示WP单元阵列的物理性配置的图式。
第11图显示WP单元阵列内的单元的物理性配置及地址与IO分配的图式。
第12图显示在外部利用保护信息时的动作说明图。
第13图显示在内部利用保护信息时的方块图。
第14图显示保护信息编程时的方块图。
第15图显示OTP单元阵列内的单元的地址分配的例子的图式。
第16图显示OTP单元阵列的物理性配置。
第17图显示OTP单元阵列读入时的方块图。
第18图显示扇区保护的概念图。
第19图显示实施例5的半导体装置201的方块图。
第20图显示实施例5的保护信息的读出时的方块图。
第21图显示omux电路的方块图。
第22图显示omux电路中的分页选择器及输出反转电路的电路图。
第23图显示omux选择逻辑的电路图。
第24图(a)显示正规读入时的时序图，第24图(b)显示保护读入(DPB保护)时的时序图，第24图(c)显示保护读入(DPB非保护)时的时序图。
第25图显示在使用者读入WP单元阵列时的方块图。
第26图显示WP单元阵列的构成例的图式。
第27图显示在使用者为了记忆保护信息而进行WP单元阵列的编程时的方块图。
第28图显示在读入测试模式的WP单元阵列时的方块图。
第29图显示在对验模式的WP单元阵列进行编程时的方块图。
具体实施例方式
以下参照附加图式，说明本发明的实施例。
实施例1针对实施例1加以说明。第3图显示本实施例的半导体装置的方块图。如第3图所示般，半导体装置1包含有正规单元阵列2、选择器3a至3n、选择器4、放大器电路5、输出缓冲区6、WP单元阵列7、选择器8、WP用锁存电路9、及正规扇区控制电路10。半导体装置1可为单独封装的快闪存储等的半导体记忆装置，亦可如统LSI般的做为半导体装置的一部分而组装。
正规单元阵列2包含用以存储数据的复数个存储单元，并以复数个扇区S0、S1、...、Sn的每个扇区而进行管理。来自在各个扇区S0至Sn的正规资料，经由扇区内的DBL配线而输入至选择器3a至3n。从选择器3a至3n中传送至复数个扇区所共享的MBL配线，经由选择器4而在放大器电路5中进行增幅。在放大器电路5中进行增幅后的正规单元资料，透过输出缓冲区6从IO端子IO(n:0)中输出。
WP单元阵列7包含在每个扇区中记忆有保护信息(扇区保护信息)的存储单元。从WP单元阵列7所读出的保护信息，经由WP单元阵列7内的DBLwp配线及选择器8而传送至MBL配线，经由选择器4而在放大器电路5中进行增幅。在放大器电路5中进行增幅后的保护信息，保持在WP用锁存电路9。此WP用锁存电路9保持1bit的资料。以往，WP用锁存电路对WP单元阵列7设置有与扇区数目相同的个数，在本实施例中，WP用锁存电路对WP单元阵列7仅设置有1个。
正规扇区控制电路10具有状态机(State Machine)的功能，并控制半导体装置1的各部分。此外，正规扇区控制电路10使用指令输入后的等待时间，在每次指定进行编程或抹除动作的扇区时，从WP单元阵列7中读出(检查)各个保护信息，而侦侧出各个扇区的保护状态，以执行编程或抹除动作。
接下来说明半导体装置1的抹除动作。第4图显示用以说明实施例1的半导体装置的抹除动作的图式。与第3图为相同者附加相同符号而进行说明。7为WP单元阵列，9为WP用锁存电路，S511至S000为扇区。上述正规扇区控制电路10控制抹除动作。
在输入消除指令后藉由定序器使扇区地址改变时，利用因施加消除脉冲而使各个电路(电荷泵电路等)进行初期化时所需的等待时间，从WP单元阵列7中读入扇区S511的保护信息，并保持在WP用锁存电路9。在正规扇区控制电路10检视WP用锁存电路9的保护信息而不对扇区S511进行抹除时，藉由减量信号使扇区地址计数器减量，并使扇区地址减量，而往下1个扇区进行抹除动作。
在扇区S256中，亦利用等待时间，从WP单元阵列7中读入扇区S256的保护信息，并保持在WP用锁存电路9。正规扇区控制电路10检视WP用锁存电路9的保护信息，在确认为非保护状态时，将消除信号供应至消除电路(未图示)，并将消除应力施加在所选择的扇区S256。在施加消除应力后，在验证电路(未图示)中进行该扇区S256的消除验证，并将验证结果信号供应至正规扇区控制电路10。
在消除验证时，若未能确认扇区S256内的所有存储单元已完成消除的结束，则重复上述消除应力的施加及消除验证。在通过消除验证时，正规扇区控制电路10供应减量信号并使扇区地址计数器减量。在扇区S000中，亦利用等待时间，从WP单元阵列7中读入扇区S000的保护信息，并保持在WP用锁存电路9。当正规扇区控制电路10检测出WP用锁存电路9的保护信息为保护状态时，则不对扇区S000进行抹除而结束处理。
第5图显示消除/编程指令输入时的时序图。信号VCCOK为在电源VCC达到特定位准时成为High的内部信号。在本实施例中，由在未设置在电源投入时从WP单元阵列7中读出保护信息的期间，因此重设信号RST保持High的状态。在信号VCCOK成为High后，正规扇区控制电路10输入有消除/编程指令(未图示)，在内部中指定欲实际进行消除/编程的扇区时，产生所谓的WPLOAD的脉冲，在该期间中从WP单元阵列7中将保护信息载入在WP用锁存电路9。
如此，输入消除/编程指令后，在内部中每次指定欲实际进行消除/编程的扇区时，使用等待时间，从WP阵列中读出保护信息并检测出该扇区的保护状态，因此可使锁存的信息构成为1个。藉此可使WP用锁存电路9构成为1个。由在在消除/编程指令的输入中进行WP阵列的读出，因此与以往例子不同，不具有电源投入时的读出期间。
在此使用者指令输入时的时序下的读出中，由在使用开始进行内部动作前的等待时间，因此与目前为止的使用者模式相比，并不会产生延迟。因此可在与以往例子为相同的时间中实现编程及抹除，并且可大幅减少电路而缩小晶片面积。
此外，由在在每次需要时进行WP单元阵列7的读出，因此需在轮询时使放大器电路5赋能(Enable)。然而，在轮询时使放大器电路5动作者，该输出杂讯会对感测输出产生影响。因此，正规扇区控制电路10在从WP单元阵列7中读出保护信息时，将使用者模式中的轮询时期延迟若该时期。藉此可缩小输出电晶体的大小。并藉此降低杂讯的影响。
在以往例子中，在晶片启动时读出所有扇区的保护信息并保持在锁存电路时，并不会在保护信息读入时产生存取时间的延迟。然而，在上述半导体装置1中，使用等待时间，并在每个扇区中从WP单元阵列7中读出保护信息，因此在保护信息读入时可能会产生存取时间的延迟。
尤其是将保护信息传送至外部时(保护信息读入模式)，必须花费在WP单元的资料读出时所花费的感测时间、选择对象扇区的保护信息的时间、以及将保护信息传送至IO端子的时间。此保护信息读入模式，用以让使用者得知哪个扇区由WP单元阵列7所保护而设定。因此具有存取时间产生延迟的问题。为了避免此问题点，在以下说明关在使保护信息读入时的存取时间与正规读入时的存取时间为相同的半导体装置。
再次使用第3图进行说明。在第3图所示的半导体装置1中，从WP单元阵列7至IO端子IO为止的资料路径，与从正规单元阵列2至IO端子IO为止的资料路径具有共享的一部分。此外，WP单元分配在，对应在保护信息读入时将保护信息加以输出的IO端子IO(0)的区域。在第3图中显示具有复数个IO端子的例子。正规单元以对应在各个IO端子的方式而分配，DBL/MBL配线亦以对应在各个IO端子的方式而分配。保护信息因该晶片的规格的不同，而决定例如从IO(0)中所输出，WP单元阵列7的资料以经由对应在IO(0)的MBL配线被输出至IO(0)的方式而输出。
首先说明正规单元阵列2的读入时的动作。来自在各个扇区S0至Sn的正规单元的资料，经由扇区S0至Sn内的DBL配线而输入至选择器3a至3n。从选择器3a至3n中传送至复数个扇区所共享的MBL配线，经由选择器4而传送至放大器电路5。放大器电路5对正规单元资料进行增幅。以放大器电路5所增幅后的正规单元资料，透过输出缓冲区6从IO端子IO(n:0)中输出。
在保护信息读入时，WP单元中所记忆的保护信息，经由WP单元阵列7内的DBLwp配线及选择器8而传送至MBL配线。的后在与正规单元的资料为相同的路径中传送，而从IO端子IO(0)输出至外部。藉由此构成，可使保护信息读入时的存取时间与正规读出时的存取时间成为相同。此外，WP单元阵列7的存储单元分配在，对应在扇区保护的读入时将扇区保护信息加以输出的端子的区域，因此可使保护信息读入时的存取时间与正规读入时的存取时间成为相同。
接着说明使用512M-bit的非易失性半导体记忆装置。第6图显示正规单元阵列的读入时的方块图。在第6图中，显示正规单元阵列的读入时的地址选择的构成。如第6图所示般，半导体装置1包含有正规单元阵列2、X副解码器21、解码器22(ssel)、Y解码器23(ysel)、放大器电路5、omux电路24、输出缓冲区6、水平区块选择电路25、垂直区块选择电路26、GWL预解码器群27、X解码器28、VWL预解码器群29、Y预解码器群30、分页选择电路31、以及位元组选择电路32。
与第3图为相同者附加相同符号而进行说明。正规单元阵列2以X及Y的矩阵状而构成。X副解码器21选择字线P2WL。解码器22选择位元线DBL。Y解码器23选择位元线MBL。放大器电路5对传送至信号线DATAB的单元资料进行增幅。此放大器电路5设置有128个。藉由从A(24)至A(0)以及A(-1)的26个地址信号，从512M个单元中选择出8个单元，各个存储数据并输出至8个IO(7:0)。在此，水平区块选择电路25藉由从A(22)至A(18)的5个地址信号，而进行水平区块的选择。垂直区块选择电路26藉由A(24)、A(23)、A(17)、A(16)的4个地址信号，而进行垂直区块的选择。
第7图显示512M-bit存储晶片内的水平区块、垂直区块的物理性配置及该地址分配的图式。如第7图所示般，垂直区块选择电路26选择纵方向的带状的垂直区块VBLK。水平区块选择电路25选择横方向的区块。在第7图中，显示出这些区块的选择中所使用的地址。所选择的水平区块及垂直区块的重叠区域为选择扇区。在本实施例中，在晶片上存在有512个扇区0至扇区511。
再次返回第6图，GWL预解码器群27藉由从A(15)至A(11)的5个地址信号，透过X解码器28而选择字线GWL。VWL预解码器群29藉由从A(10)至A(7)的4个地址信号，而选择字线VWL。X副解码器21将所选择的字线GWL及VWL加以合成，而选择字线P2WL。
第8图显示字线GWL、字线P2WL的扇区内的物理性配置及地址分配的图式。此外在第8图中，亦显示位元线DBL的扇区内的物理性配置、对位元线DBL的从A(6)至A(-1)的地址、以及从IO(7)至IO(0)的IO分配。在扇区S中，在横方向上存在有512条字线P2WL。单元存在在字线P2WL与位元线DBL的所有交叉点上。
在本实施例中，在一个扇区内，在P2WL0至P2WL511的512条字线P2WL，与DBL0至DBL2047的2048条位元线DBL的所有交叉点上，存在有合计为1M个单元。并藉由地址A(10:7)以及地址A(15:11)而赋予阶级性的对应性。在所选择的字线P2WL上，接续有2048个单元，记忆在此单元的资料，输出至2048条位元线DBL。
再次返回第6图，Y预解码器群30藉由从A(6)至A(3)的4个地址信号，而选择128个单元资料。藉此所选择的单元资料，传送至128条的DATAB，并藉由128个放大器电路5进行增幅。的后，分页选择电路31及位元组选择电路32藉由从A(2)至A(-1)的4个地址信号，透过omux电路24而选择8个单元资料，并将单元资料从IO端子IO(7)输出至的IO端子IO(0)。
第9图显示在第6图的方块图所示的电路及信号中，主要的电路及信号在晶片内的物理性配置的图式。如第9图所示般，以最外侧的四角所包围的处，表示出晶片34全体的概况。512M个单元阵列分割为4个1 28M单元阵列35至38而配置。周边电路配置在晶片34的外周区域及128M单元阵列35至38的间的十字区域。此外，第9图显示各个要素的相对位置关，各个要素的大小可各别任意设定。
字线GWL及VWL从周边电路各自往正交方向延伸出。字线GWL及字线P2WL在水平方向上行进，字线VWL、位元线DBL、位元线MBL在垂直方向上行进。虚线所示的四角显示出1个扇区S。扇区S的大小扩大较晶片全体的大小还大而显示。在各个扇区S中，藉由X副解码器21及解码器22获取字线GWL、字线VWL的逻辑而连结为1条的字线。在第9图中，亦显示位元线DBL、位元线MBL的配线方向。用以选择正规单元阵列2的存储单元的信号线的一部分，亦使用在WP单元阵列7的存储单元的选择。
接下来说明WP单元阵列的物理性配置。第10图显示WP单元阵列的物理性配置的图式。如第10图所示般，WP单元阵列7配置在正规单元阵列2所邻接的处。此外，WP单元阵列7配置在正规单元阵列2的垂直区块VBLK(扇区列)的延伸处上。在图式中，WP单元阵列7配置在从右方开始第2个垂直区块VBLK14的上端上。藉由此配置，在同一个垂直区块内所使用的正规单元的选择信号线，亦可使用在WP单元的选择。
第11图显示WP单元阵列7内的单元的物理性配置及地址与IO分配的图式。第11图为对应在以正规单元阵列2所说明的第8图。WP单元阵列7具有8条的字线P2WLwp及2048条的位元线DBLwp，在此交叉点上具有16k个单元。在这当中，在本实施例中使用4条的字线P2WLwp2至P2WLwp5。因此，实际上使用16k个单元中的512个单元。WP单元以扇区地址所选择。在此，使用扇区地址A(24:16)为止而选择WP单元。
接下来说明保护信息读入时的动作。第12图显示在外部利用保护信息时的动作说明图。如第12图所示般，半导体装置1包含有WP控制电路42、WP单元阵列7、WP用X副解码器39、WP用解码器(ssel_wp)40、解码器(ysel)23、放大器电路5、omux电路24、输出缓冲区6、WP用X解码器41、垂直区块选择电路26、VWL预解码器群29、Y预解码器群30、分页选择电路31、以及位元组选择电路32。与上述为相同者附加相同符号并省略该说明。在第12图中，仅显示在外部利用保护信息时的所需的构成。此外，以粗线表示用以选择WP单元的专用的电路/信号。除此的外者亦使用在正规单元的选择。
当成为保护信息读入模式时，WP控制电路42以WP用X解码器41选择字线GWLwp，以VWL预解码器群29并藉由A(24)及A(23)的地址信号而选择字线VWL，并以WP用X副解码器39将两者加以合成而选择字线P2WLwp。在所选择的字线P2WLwp中，连接有2048个WP单元，使用在保持保护信息者，如第11图所示般，仅有从左侧开始为每隔一个的128个，亦即连接在从位元线DBLwp0至DBLwp254的偶数侧。
记忆在此的资料，输出至位元线DBLwp，并藉由从A(18)至A(16)的3个地址信号而选择1/8并传送至DATAB，藉由放大器电路5进行增幅后，藉由从A(22)至A(19)的4个地址信号而选择1/16，并输出至IO(0)。此时从IO(7)至IO(1)为止，以保护信息读入的规格所决定的值，例如使输出0的资料的方式而控制。
由在从位元线MBL至IO端子IO(0)的电路/信号与正规单元的资料输出至IO端子IO(0)的路径为相同，因此WP单元的资料，亦即保护信息的传达速度，与正规单元的资料的传达速度相等。WP单元阵列7的位元DBLwp亦与正规扇区的位元DBL同等或反而较短，因此信号传达速度会较早。由在地址信号的选择动作亦与WP单元的选择时以及正规单元的选择时几乎为相同，因此可使保护信息读入的存取速度与正规读入的存取速度成为相同。亦即，做为装置规格所保证的读入存取时间，在保护信息读入模式下不会受到往WP单元阵列7的存取速度所规定，而是可使往正规单元的存取速度成为该读入存取时间。
此外，在本实施例的半导体装置1中，在读入第6图所示的正规单元时，以及如第12图所示般读入WP单元时，除了X解码器28及WP用X解码器41的构成的外，可使用相同的构成。
VWL预解码器群29在正规单元阵列2的读入时，使用地址A(10:7)而选择字线VWL，在保护信息读入时，置换为地址A(24:23)而选择字线VWL。此外，Y预解码器群30、分页选择电路31及位元组选择电路32，在正规单元阵列2的读入时以及保护信息读入时将地址加以置换而使用。
如此，可将用以选择正规单元阵列2的存储单元的构件的一部分，做为用以选择WP单元阵列7的构件，因此可减少电路数目。
实施例2接下来说明实施例2。在实施例2中，说明其他动作模式的WP单元阵列7的动作例。第13图显示在内部利用保护信息时的方块图。在第13图中，显示在下达对某个正规扇区进行抹除或编程的指令时的WP单元阵列周边的方块图。
如第13图所示般，半导体装置1包含有WP控制电路42、WP单元阵列7、WP用X副解码器39、WP用解码器40、Y解码器23、放大器电路5、WP用锁存电路9、WP用X解码器41、垂直区块选择电路26、VWL预解码器群29、Y预解码器群30、WP用分页选择电路43、以及控制电路10。与上述为相同者附加相同符号。在第13图中，以粗线表示用以选择WP单元的专用的电路/信号。除此的外的部分亦可使用在正规单元的选择。
WP控制电路42以WP用X解码器41选择字线GWLwp，以VWL预解码器群29并藉由A(24)及A(23)的地址信号而选择字线VWL，并以WP用X副解码器39将两者加以合成而选择字线P2WLwp。在所选择的字线P2WLwp中，连接有2048个WP单元，使用在保持保护信息者，如第11图所示般，仅有从左侧开始为每隔一个的128个，亦即连接在从位元线DBLwp0至DBLwp254的偶数侧。
记忆在此的资料，输出至位元线DBLwp，以Y预解码器群30并藉由从A(18)至A(16)的3个地址信号而选择1/8并传送至DATAB，并藉由放大器电路5进行增幅。在此，放大器电路5的输出的DSI传送至WP信息的WP用锁存电路9。以WP用分页选择电路43并藉由从A(22)至A(19)的4个地址信号而选择1/16，WP用锁存电路9的WP信息传送至控制电路10。
控制电路10若检测出该扇区为保护，则取消抹除或编程动作，若检测为非保护，则执行抹除或编程动作。
实施例3接下来说明实施例3。在实施例3中，说明其他动作模式的WP单元阵列的动作例。第14图保护信息编程时的方块图。第14图显示，为了保护某个正规扇区而从外部下达对WP单元进行编程的指令时的方块图。
如第14图所示般，半导体装置1包含有WP控制电路42、WP单元阵列7、WP用X副解码器39、WP用解码器40、Y解码器23、WP用X解码器41、垂直区块选择电路26、VWL预解码器群29、Y预解码器群30、写入控制电路50、控制电路10、以及写入电路51。与上述为相同者附加相同符号。在第14图中，以粗线表示用以选择WP单元的专用的电路/信号。除此的外的部分亦可使用在正规单元的选择。
写入电路51用以将保护信息写入在WP单元阵列7的电路。此写入电路51藉由控制电路10所控制。写入控制电路50在本模式中由A(22)至A(19)所选择，并藉由写入电路51而将编程资料仅传达至对应IO(0)的DATAB。除此的外的部分，如以下所述般，与用以将资料写入在正规单元的控制构件为共通。
以Y预解码器群30并藉由从A(18)至A(16)的3个地址信号，加以选择并传送至位元线MBL。WP控制电路42以WP用X解码器41选择字线GWLwp，以VWL预解码器群29并藉由A(24)及A(23)的地址信号而选择字线VWL，并以WP用X副解码器39将两者加以合成而选择字线P2WLwp。将资料写入在WP单元。
实施例4接下来说明实施例4。在非易失性半导体记忆装置中，一般除了可进行抹除或编程的正规单元的外，亦装载有仅可进行1次的编程的少数的单元阵列。将此称为OTP(One Time Programmable；一次编程)单元阵列。在OTP单元阵列的单元中，包含有使用在实际上使用者用以记忆特别的资料者，以及使用在用以进行WP单元阵列的保护的资料的保持等。
第15图显示OTP单元阵列内的单元的地址分配的例子的图式。第16图显示OTP单元阵列的物理性配置。第17图显示OTP单元阵列读入时的方块图。在本实施例中，如第16图所示般，将OTP单元阵列60配置在WP单元阵列7邻近的垂直区块VBLK15的上端上。在将OTP单元阵列60配置在WP单元阵列7邻近的垂直区块VBLK15的上端上时，OTP单元阵列的读入时的方块图，成为第17图所示般。
如第17图所示般，半导体装置101包含有OTP单元阵列60、otp用X副解码器61、otp用解码器(ssel_otp)62、Y解码器(ysel)23、放大器电路5、omux电路24、输出缓冲区6、OTP控制电路63、otp用X解码器64、垂直区块选择电路26、VWL预解码器群29、Y预解码器群30、分页选择电路31、以及位元组选择电路32。与上述为相同者附加相同符号。OTP控制电路63藉由OTP指令，以otp用X解码器64而选择字线P2WLotp4。从位元线MBL至IO端子IO(0)的资料流程，亦包含从A(6)至A(-1)的地址信号的选择，因此与第6图所说明的正规单元的读入动作为相同。字线P2WLotp的选择，藉由otp用X副解码器61，将OTP单元阵列专用的字线GWLtp与OTP单元阵列用所选择的字线VWL加以合成而进行。
此OTP用的GWLotp信号可与WP用的GWLotp信号为共通。亦即，在OTP中可共享WP的总体字线。在OTP单元选择模式及WP单元选择模式中，若是选择GWLotp信号，则可使用GWLotp信号取代GWLwp信号而选择字线P2WLwp。
由在在WP单元选择时与OTP单元选择时所选择的垂直区块为不同，因此并不会同时选择字线P2WLotp及字线P2WLwp。藉此，在第12图所示的保护信息读入时的方块图中，WP单元阵列7专用的电路，除了WP控制电路42与WP单元阵列7的外，仅为WP用X副解码器39及WP用解码器40，因此可大幅节省电路。
实施例5接下来说明实施例5。在上述实施例中，说明将保护信息记忆在WP单元阵列的手法，以及在特定的指令下达时，从WP单元阵列中加以读出的手法，以取代在晶片的启动时，将所有扇区数量的各个扇区的保护信息加以读出而保持在锁存器的方式。此外，亦有使用，采用非易失性的PPB(Persistent Protection Bit永久保护位元)与易失性的DPB(Dynamic Protection Bit动态保护位元)的2种位元将保护信息加以合成后的保护信息者。
第18图显示扇区保护的概念图。如第18图所示般，半导体装置201包含正规单元阵列2、WP(PPB)阵列7、以及DPB区块70。与上述为相同者附加相同符号。正规单元阵列2分割为512个扇区。WP单元阵列7将各个扇区S0至S511的保护信息加以记忆。此WP单元阵列7藉由与正规单元阵列2为相同的非易失性存储单元所构成。
DPB区块70将各个扇区S0至S511的保护信息加以记忆。DPB区块70包含易失性存储，并由逻辑电路所构成。因此，DPB区块70的保护信息可较WP单元阵列7的保护信息更快速读出。此外，藉由WP单元阵列7的保护信息及DPB区块70的保护信息的OR运算所获得的资料，而决定所对应的扇区的保护状态(保护或是非保护)。
第19图显示实施例5的半导体装置201的方块图。如第19图所示般，半导体装置201包含有正规单元阵列2、选择器3a至3n、选择器4、放大器电路5、选择器71、输出缓冲区6、WP单元阵列7、选择器8、DPB区块70、保护信息合成电路72、WP用锁存电路9、及控制电路10。与上述为相同者附加相同符号而说明。此外，使从WP单元阵列7至IO端子IO的资料路径，与从正规单元阵列2至IO端子IO的资料路径具有共享的一部分。此外，WP单元分配在，对应在保护信息读入时将保护信息加以输出的IO端子IO(0)的区域。
正规单元的资料，经由扇区内的DBL配线而输入至选择器3a至3n。从选择器3a至3n中传送至复数个扇区所共享的MBL配线，经由选择器4而传送至放大器电路5。以放大器电路5所增幅后的正规单元资料，透过选择器71而传送至输出缓冲区6，并从IO端子IO(0)、IO(1)中输出。在此，从正规单元中读出资料后开始至放大器电路5输出该感测资料为止的时间，例如约为90ns，的后经由逻辑电路的处理，最终至IO端子输出该资料为止的时间，约为95ns。
在保护信息读入时，WP单元阵列7的WP单元中所记忆的保护信息，经由WP单元阵列7内的DBLwp配线及选择器而传送至MBL配线。的后在与正规单元的资料为相同的路径中传送，而从IO端子中输出。此外，在内部中利用WP单元阵列7的保护信息时，以放大器电路5进行增幅后的保护信息，输入至保护信息合成电路72。从WP单元阵列7至保护信息合成电路72的保护信息的读出时间，与正规单元资料相同，约为90ns。
DPB区块70包含易失性存储，并将各个扇区的保护信息加以记忆。在DPB区块70中所记忆的保护信息，输入至保护信息合成电路72。从DPB区块70至保护信息合成电路72的保护信息的读出时间，约为50ns。保护信息合成电路72将WP单元阵列7的保护信息及DPB区块70的保护信息，选择性的输出至WP用锁存电路9。
接下来说明保护信息合成电路72。由在WP单元为非易失性的单元，因此花费与正规单元相同的读出时间。因此，若单纯将WP单元阵列7的保护信息及DPB区块70加以合成而输出，则需在一般的读入时间中加上用以合成保护信息的时间。在此，用以合成的时间例如约为10ns。在合成复数个保护信息而使用时，只要当中任一者为保护状态，则需将对象扇区加以保护。
换言的，只要复数个保护信息当中的一为保护，则保护信息需做为保护而加以输出。因此，保护信息合成电路72在读出WP单元阵列7的保护信息的同时，亦读出DPB区块70的保护信息，并切换WP单元阵列7的保护信息及DPB区块70的保护信息而选择性的输出。保护信息合成电路72选择保护信息并加以输出的时间，例如约为5ns。藉此可消除合成的延迟。正规扇区控制电路10依据WP用锁存电路9中所锁存的保护信息，而执行抹除动作或编程动作。
第20图显示实施例5的保护信息的读出时的方块图。如第20图所示般，半导体装置201包含有WP控制电路42、WP单元阵列7、WP用X副解码器39、WP用解码器40、Y解码器23、放大器电路5、omux电路24、输出缓冲区6、WP用X解码器41、垂直区块选择电路26、VWL预解码器群29、Y预解码器群30、分页选择电路31、位元组选择电路32、以及DPB区块70。与上述为相同者附加相同符号而进行说明。此外，以粗线表示用以选择WP单元的专用的电路/信号。除此的外者亦使用在正规单元的选择。
DPB区块70包含DPB群73及ACS逻辑电路74。ACS逻辑电路74从DPB群73中抽出1个保护信息，而输出至omux电路24者。在放大器电路5中输入有信号EQ及锁存脉冲电路LT。omux电路24对应在第19图所示的保护信息合成电路72。
接下来说明动作。从记忆有非易失性的保护信息的WP单元阵列7中，读出所选择的扇区的保护信息。在此读出中，花费与一般读出为同等的时间(例如约为90ns)。与此读出同时，从DPB区块70中，读出所选择的扇区的保护信息。由在DPB群73为逻辑电路，因此DPB群73的读出期间远较WP单元的读出更为高速(约为50ns)。
在DPB群73的保护信息为表示出保护的信息时，omux电路24将此保护信息输出至输出缓冲区6。此时，从读出开始至omux电路24开始输出为止的时间约为55ns。因此读出时间并不会产生延迟。另一方面，在DPB群73的保护信息为非保护时，omux电路24进行内部电路的切换，并输出WP单元的保护信息。此时，从读出开始至omux电路24开始输出为止的时间约为95ns。因此读出时间并不会产生延迟。此外，可仅在omux电路24内读出特定的保护信息时，具有可将输出加以反转的功能。
接下来具体说明omux电路24。
第21图显示omux电路24的方块图。omux电路24包含有omux选择逻辑241、分页选择器242、及输出反转电路243。DSI0至DSI7显示出放大器电路5的输出。DPB资料从DPB区块70中，输入至omux选择逻辑241及分页选择器242。在读取一般的资料时，DSI0至DSI7显示出放大器电路5的输出。在此类别中，由在为分页别，因此从8个DSI0至DSI7当中取出1个而加以输出。此成为1个输出IO。
DSI0至DSI7藉由用以选择分页地址的地址A(2:0)，从8个当中选择出1个。在一般的读入时，藉由地址A(2:0)而选择出当中的1个。在DPB资料表示出1而为保护时，分页选择器242不等待WP单元阵列7的保护信息而无条件输出DPB区块70的保护信息。在DPB资料表示出0而为非保护时，分页选择器242输出WP单元阵列7的保护信息。输出反转电路243在保护模式时，将输出加以反转。
第22图显示omux电路24中的分页选择器242及输出反转电路243的电路图。分页选择器242包含NMOS电晶体81至105、以及反相器106。电晶体81、83、85、87、89、91、93及95的闸极，藉由信号X1G所控制。信号X1G切换在字元模式(×16)或是位元组模式(×8)当中的一种模式下使用装置的切换信号，为根据来自在外部端子(未图示)的输入所产生者。电晶体82、84、86、88、90、92、94及96的闸极，藉由以反相器106将信号X1G加以反转后的信号所控制。由电晶体81及82所组成的电路部107，可置换为如第22图所示的电路107’。电路107’包含有AND电路108及109、NOR电路110、反相器111、以及反相器。输出反转电路243包含反相器112至115以及EXOR电路116。
第22图显示EXOR电路116的真值表。在来自在DPB区块70的保护信息DPB_DATA为High(保护)时，信号ACS READ为High，信号SELP(7:0)为Low，信号DS为Low。在此，信号SELP(7:0)为分页选择信号，信号ASM为在保护信息读入模式时为High的信号。此时，由在在电路117中所制作出的信号DSO_REV为Low，因此，为EXOR电路116的输出的信号DSOB为Low，信号DSO(0)为High。另一方面，在保护信息DPB_DATA为Low(非保护)时，ACS_READ为Low，DSO_REV为High。来自在WP单元阵列7的保护信息的DSIm(m为0或8)，由在在Low时表示出保护，因此，以信号SELP(7:0)所选择的分页的DSIm的反转信号，成为信号DS。
来自在WP单元阵列7的保护信息的DSIm为Low(保护)时，由在信号DS为High，信号DSO REV为High，因此信号DSO(0)为High。此外，来自在WP单元阵列7的保护信息的DSIm为High(非保护)时，由在信号DS为Low，信号DSO REV为High，因此信号DSO(0)为Low。
第23图显示omux选择逻辑241的电路图。omux选择逻辑241包含电路121至129。各个电路121至128包含NAND电路130至132、反相器133至136。电路129包含NAND电路137、138、及反相器139至141。在电路129中，在NAND电路137中输入有信号ASM、DPB DATA，在反相器139中加以反转并使信号ACS READ输入至反相器140，在NAND电路138中与信号ASM进行NAND处理，并透过反相器141而输出信号EN_WPREAD。此电路129在信号DPB_DATA为Low时，输出High的信号EN_WPREAD。来自在电路129的信号EN _WPREAD，输入至电路121至128的NAND电路131。
在电路121至128中，在NAND电路130中输入有信号PA0B(PA0)、PA1B(PA1)、PA2B(PA2)、EN LBYTE。在NAND电路131中输入有信号A19B(A19)、A20B(A20)、A21B(A21)、EN_WPREAD。来自在NAND电路130、131的输出，在NAND电路132中进行NAND处理，并透过反相器136而输出SELP(0)至SELP(7)。各个电路121至128的输出信号SELP(0)至SELP(7)，如第22图所示般的输入至各个电晶体97至105的闸极，而选择分页选择器242的输出。
第24图(a)显示正规读入时的时序图，第24图(b)显示保护读入(DPB保护)时的时序图，第24图(c)显示保护读入(DPB非保护)时的时序图。如第24图(a)所示般，在正规读入时若地址产生变化，则以所产生的ATD脉冲做为触发器而在EQ脉冲期间中感测出单元资料，并藉由锁存脉冲LT，将感测资料加以锁存。
在分页模式(分页长度为8)的类别时，在每1个I/O中，同时将8个单元资料锁存在放大器电路5，在LT脉冲后，依据所赋予的分页选择地址A(2:0)的1个信号SELP成为High。藉此，所锁存的单元资料透过输出缓冲区6而输出。接着，藉由连续改变A(2:0)，连续将剩余的7个资料输出至晶片的外部。
如第24图(b)所示般，在保护读入(DPB保护)时，下达扇区的保护信息读入指令，使信号ASM成为High。当输入有欲读出保护信息的扇区地址时，则DPB区块70与WP单元阵列7两者的读入平行开始进行。由在先前的保护信息读入的指定地址为对在非保护的DPB的读入的情况，因此在对应新输入的地址的DPB为具有保护信息时，立即读出DPB单元。因此，在该信号DPB DATA为High时，在第22图的电路117中，NAND电路120的输出成为High，反相器的输出DSO_REV成为Low。此外，信号ACS_READ亦产生变化。
此外，在第23图的电路129中，在信号DPB_DATA为High时，NAND电路137的输出成为Low，NAND电路138的输出成为High，反相器141的输出EN_WPREAD成为Low。亦即，不需进行WP单元阵列7的保护信息的读入。此时，由在所有的SELP信号均成为Low，且第22图所示的电晶体97至104成为非导通，因此，WP单元阵列7的输出传递被阻隔。如此，在DPB的H资料时，信号DS为Low，EXOR电路116的输出DSOB为Low，DSO(0)立即成为High而显现。
如第24图(c)所示般，在保护读入(DPB非保护)时，下达扇区的保护信息读入指令，使信号ASM成为High。当输入有欲读出保护信息的扇区地址时，则DPB区块70与WP单元阵列7两者的读入平行开始进行。由在先前的保护信息读入的指定地址为对在保护的DPB的读入的情况，因此在对应新输入的地址的DPB为具有非保护信息时，立即读出DPB单元。因此，由在该信号DPB_DATA为Low，因此第22图的NAND电路117的输出成为Low，反相器119的输出DSO_REV成为High。此外，信号ACS_READ亦产生变化。
此外，在第23图的电路129中，由在信号DPB_DATA为Low，反相器139的输出ACS_READ成为Low，反相器141的输出EN_WPREAD成为High。亦即，来自在DSO的输出仅为来自在WP单元阵列7的读入即可。此时，信号SELP依据WP单元阵列7的指定地址的A(21:19)，从信号SELP中仅选择1个SELP而成为High，使第22图的电晶体97至104的1个成为导通。
的后，WP单元阵列7的存储单元的感测，藉由与一般的正规单元阵列2的感测的正规读入为相同的动作而进行，并在同样的输出时序中，从DSO中输出WP单元资料。藉此，可使保护信息读入的输出时序与一般的读入成为相同。
根据实施例5，即使在合成复数个保护信息而使用时，亦不会较一般的读入时间更延迟合成时间的量。藉此可使保护信息读入时的存取时间与正规读入时的存取时间成为相同。
实施例6接下来说明实施例6。在半导体装置中，上述WP单元阵列7的X解码器以正规单元阵列2的X解码器的最小单位的倍数所构成。此为了使电路及布局达到共通化而缩短设计时间。藉此，在WP单元阵列7中，存在记忆有保护信息的单元以及未使用的单元。
在使用者进行WP单元阵列7的抹除时，由在就快闪存储的特性而言乃一次进行全部消除，因此藉由内部电路而存取所有的单元。在读入、编程时，仅存取记忆有保护信息的单元。以往，仅提供仅存取记忆有保护信息的单元的方法。在测试中，必须构成为可对包含读入及编程时未使用的单元的所有单元进行存取。因此，关在WP单元阵列7，必须具有将使用者进行存取时及进行测试时的地址加以转换的转换电路。
首先说明使用者模式的读入动作。第25图显示在使用者读入WP单元阵列时的方块图。如第25图所示，半导体装置301包含有WP控制电路151、WP单元阵列7、WP用X副解码器39、WP用解码器40、Y解码器23、放大器电路5、omux电路24、输出缓冲区6、WP用X解码器41、垂直区块选择电路26、VWL预解码器群29、Y预解码器群30、分页选择电路31、位元组选择电路32、列地址控制电路152、行地址控制电路153、分页地址控制电路154、以及位元组控制电路155。
与上述为相同者附加相同符号而进行说明。列地址控制电路152、行地址控制电路153、分页地址控制电路154以及位元组控制电路155，对应在申请专利范围的地址控制电路。地址控制电路藉由变更使用者模式及测试模式中所使用的地址，而变更可存取WP单元阵列7的存储单元的区域。WP控制电路151包含测试模式控制电路156及使用者模式控制电路157。
由在使用者模式控制电路157在使用者指令输入后，切换地址控制电路中所使用的地址，因此将使用者模式控制信号输出至列地址控制电路152、行地址控制电路153、分页地址控制电路154以及位元组控制电路155。藉此，用以选择WP单元的地址，成为扇区地址的A(24:16)。测试模式控制电路156在使用者指令输入时，并未输出测试模式控制信号。
接下来说明WP单元阵列的构成。第26图显示WP单元阵列7的构成例的图式。如第26图所示般，在WP单元阵列7中，存在有未使用(Not Used)的单元以及记忆有保护信息的单元。在此例中，WP单元存在在WP单元阵列7上的IO(0)及IO(8)。使用者在WP单元阵列7的读出及写入时所可存取的单元，仅为WP单元阵列7内的WP单元。此外，在测试中，必须存取WP单元阵列7内的所有单元(WP单元、Not Used)。
WP单元阵列7以X解码器的最小单位的8条的字线所构成。此外，Y解码器与正规扇区为相同构成。因此，WP单元阵列7以2048条的位元线所构成。在这当中，WP单元仅存在扇区数量的数目。在此，由在扇区的数目为512个，因此，512个单元做为WP单元而使用。除此的外的单元为未使用的单元，为使用者无法以读出及写入而进行存取的单元。
返回第25图，在使用者读入WP单元时，以扇区地址进行选择。在使用者指令输入后，使用者模式控制电路157将使用者模式控制信号输出至列地址控制电路152、行地址控制电路153、分页地址控制电路154以及位元组控制电路155，藉此用以选择WP单元的地址成为扇区地址A(24:16)。
另一方面，在正规扇区的解码时，使用用以选择字线VWL的列地址＝A(10:7)、用以选择BSD及其他的行地址＝A(6:3)、用以选择分页的分页地址＝A(2:0)、以及用以选择位元组的位元组选择地址＝A(-1)。在WP单元阵列7的解码时，使用扇区地址。因此，使用列地址＝A(24:23)、行地址＝A(18:16)、分页地址＝A(21:19)、以及位元组选择地址＝A(22)。
此外，如第26图所示般，在本例中，WP单元存在在WP单元阵列7上的IO(0)及IO(8)。在使用者的读入时藉由位元组选择地址＝A(22)而进行位元组选择，而构成为仅将资料输出至IO(0)。此外，除此的外的IO(15:1)，以规格所决定的值例如输出0。
接下来说明使用者模式的编程时的动作。第27图显示在使用者为了记忆保护信息而进行WP单元阵列7的编程时的方块图。如第27图所示般，半导体装置301包含有WP控制电路151、WP单元阵列7、WP用X副解码器39、WP用解码器40、Y解码器23、WP用X解码器41、垂直区块选择电路26、VWL预解码器群29、Y预解码器群30、写入控制电路50、控制电路10、写入电路51、列地址控制电路152、行地址控制电路153、分页地址控制电路154、以及位元组控制电路155。
在使用者对WP单元阵列7内的WP单元进行编程时，以扇区地址而选择WP单元。使用者模式控制电路157在使用者输入指令后，将使用者模式控制信号输出至列地址控制电路152、行地址控制电路153、分页地址控制电路154以及位元组控制电路155。藉此，用以选择WP单元阵列7内的WP单元的地址，成为扇区地址的A(24:16)。
在WP单元阵列7的解码时，使用扇区地址。因此，使用列地址＝A(24:23)、行地址＝A(18:16)、分页地址＝A(21:19)、以及位元组选择地址＝A(22)。写入控制电路50使用对应IO(0)的DATAB，对地址＝A(22:19)所选择的WP单元进行编程。关在除此的外的部分，藉由与对正规扇区进行编程时相同的控制构件而进行编程。测试模式控制电路156在使用者指令输入时，并未输出测试模式控制信号。
接下来说明测试模式的读入及编程时的动作。在使用者模式的读入及编程中，如上述般，可仅存取WP单元阵列7内的WP单元。在测试模式中，除了WP单元的外，亦必须可存取存在在WP单元阵列7内的未使用的单元。因此，在测试指令的输入后，藉由测试模式控制信号，以与正规扇区为同样的地址下对WP单元阵列7内的单元进行解码。
第28图显示在读入测试模式的WP单元阵列7时的方块图。与上述为相同者附加相同符号而进行说明。测试模式控制电路156在测试指令的输入后，将测试模式控制信号输出至各个地址转换电路。由在测试模式控制电路156在输入WP单元阵列的测试指令后，切换地址控制电路中所使用的地址，因此将测试模式控制信号输出至列地址控制电路152、行地址控制电路153、分页地址控制电路154以及位元组控制电路155。藉此，与WP单元及未使用的单元无关，WP单元阵列7内的单元藉由与正规单元的读入为相同的地址A(10:-1)而选择单元，藉此可读入WP单元阵列7内的所有单元。
此外，在使用者模式中，在omux电路24及该控制信号中，资料的输出控制为IO(0)。在测试模式中，omux电路24及该控制信号亦与正规扇区的读入相同，资料输出至IO(15:0)。在WP单元阵列的测试指令的输入时，使用者模式控制电路157并不输出使用者模式控制信号。
接着说明对测试模式的WP单元阵列进行编程的动作。第29图显示对验模式的WP单元阵列进行编程时的方块图。与上述为相同者附加相同符号而进行说明。与读入时相同，在输入WP单元阵列的测试指令后，测试模式控制电路156将测试模式控制信号输出至列地址控制电路152、行地址控制电路153、分页地址控制电路154以及位元组控制电路155。藉此，与正规扇区的编程相同，可藉由地址A(10:-1)对WP单元阵列7内的所有单元进行编程。
与正规扇区的编程相同，写入控制电路50藉由地址A(2:-1)所控制，并使用对应在编程单元的IO中所附随的DATAB，而对所选择的WP单元阵列7内的单元执行编程。其他关在对WP单元阵列7的各种测试模式，以与正规扇区的测试模式为相同的电路控制、地址解码而加以执行。此外，使用者模式控制信号及测试模式控制信号，对应在用以切换在地址控制电路中所使用的地址的控制信号。
根据实施例6，在使用者模式时，使用用以选择正规单元阵列2的扇区的地址而选择WP单元阵列7的存储单元，因此可仅对记忆有第2存储单元阵列的扇区的保护信息的存储单元阵列进行存取。此外，在测试模式时，使用用以选择正规单元阵列2的存储单元的地址而选择WP单元阵列7的存储单元，因此可对WP单元阵列7的所有存储单元进行存取。
此外，正规单元阵列2、WP单元阵列7、OTP单元阵列60、omux电路24(保护信息合成电路72)，各自对应在申请专利范围的第1存储单元阵列、第2存储单元阵列、第3存储单元阵列、电路部。
以上详细叙述本发明的较佳实施例，但本发明并不限定在特定的实施例，在申请专利范围中所记载的本发明的主旨的范围内，可进行种种的变形及变更。
权利要求
1.一种半导体器件，其特征为，包含第1存储单元阵列，包含用以存储数据的存储单元，并以每个扇区进行管理；包含存储单元的第2存储单元阵列，该存储单元在上述每个扇区中存储有扇区保护信息；及控制电路，在变更扇区时，检查上述第2存储单元阵列内的扇区保扩信息。
2.如权利要求1所述的半导体器件，进一步包括各个扇区中共通设置的锁存电路，该锁存电路将从上述第2存储单元阵列中所读出的扇区保护信息加以锁存。
3.如权利要求2所述的半导体器件，其中，上述控制电路在变更扇区时，使用特定指令的输入后的等待时间，从上述第2存储单元阵列中读出上述各个扇区保护信息。
4.如权利要求1至权利要求3任一项所述的半导体器件，其中，上述控制电路依据从上述第2存储单元阵列中所读出的扇区保护信息，而执行抹除动作。
5.如权利要求1至权利要求4任一项所述的半导体器件，其中，上述控制电路在读出上述第2存储单元阵列的扇区保护信息时，延迟特定的轮询时期。
6.如权利要求1至权利要求5任一项所述的半导体器件，其中，上述半导体器件进一步包含特定的输出端子；从上述第2存储单元阵列至上述输出端子的路径，与从上述第1存储单元阵列至上述输出端子的路径具有共享的一部分。
7.如权利要求1至权利要求6任一项所述的半导体器件，其中，上述第2存储单元阵列的存储单元，分配于对应将上述扇区保护信息加以输出的端子的区域上。
8.如权利要求1至权利要求7任一项所述的半导体器件，其中，上述第2存储单元阵列配置于上述第1存储单元阵列的扇区列的延伸处上。
9.如权利要求8所述的半导体器件，其中，上述半导体器件进一步包含用以选择上述第1存储单元阵列的存储单元的信号线，该信号线包括用于在上述第2存储单元阵列中选择存储单元之一的信号线。
10.如权利要求8或权利要求9所述的半导体器件，其中，上述半导体器件进一步包含用以在上述第1存储单元阵列中选择存储单元的构件，其中该用以选择的构件包括用以在上述第2存储单元阵列中选择存储单元之一的电路。
11.如权利要求1至权利要求10任一项所述的半导体器件，其中，上述半导体器件进一步包含，将数据写入上述第2存储单元阵列的存储单元的写入电路。
12.如权利要求1至权利要求11任一项所述的半导体器件，其中，上述半导体器件进一步包含第3存储单元阵列，其包含有仅可进行1次的编程的存储单元。
13.如权利要求12所述的半导体器件，其中，上述第3存储单元阵列配置于上述第1存储单元阵列的扇区列的延伸处上。
14.如权利要求13所述的半导体器件，其中，上述第3存储单元阵列配置在与上述第2存储单元阵列为不同的扇区列上。
15.如权利要求12至权利要求14任一项所述的半导体器件，其中，上述半导体器件进一步包含用以选择上述第1存储单元阵列的存储单元的信号线，该信号线包括用于在上述第3存储单元阵列选择仅可进行1次编程的存储单元的信号线。
16.如权利要求12至权利要求15任一项所述的半导体器件，其中，上述半导体器件进一步包含用以在上述第1存储单元阵列选择存储单元的构件，其中该用以选择的构件包括用于在上述第3存储单元阵列选择仅可进行1次编程的存储单元的构件。
17.如权利要求12至权利要求16任一项所述的半导体器件，其中一上述半导体器件进一步包含，由上述第2存储单元阵列的存储单元的选择以及上述第3存储单元阵列的仅可进行1次编程的存储单元的选择所共享的总体字线。
18.一种半导体器件，其特征为，具有第1存储单元阵列，包含用以存储数据的存储单元，并以每个扇区进行管理；包含存储单元的第2存储单元阵列，该存储单元在上述每个扇区中存储有上述扇区保护信息；及信号线，具有由从上述第2存储单元阵列至输出端子为止的路径，与从上述第1存储单元阵列至上述输出端子为止的路径共享的一部分。
19.如权利要求18所述的半导体器件，其中，上述第2存储单元阵列配置在上述第1存储单元阵列的扇区列的延伸处上。
20.如权利要求19所述的半导体器件，其中，上述半导体器件进一步包含用以在上述第1存储单元阵列选择存储单元的信号线，该信号线包括用于在上述第2存储单元阵列选择存储单元的信号线。
21.如权利要求19或权利要求20所述的半导体器件，其中，上述半导体器件进一步包含用以在上述第1存储单元阵列选择存储单元的构件，其中该用以选择的构件包括用于在上述第2存储单元阵列中选择存储单元之一的电路。
22.如权利要求18至权利要求21任一项所述的半导体器件，其中，上述半导体器件进一步包含第3存储单元阵列，其包含有仅可进行1次的编程的存储单元。
23.如权利要求22所述的半导体器件，其中，上述第3存储单元阵列配置在上述第1存储单元阵列的扇区列的延伸处上。
24.如权利要求23所述的半导体器件，其中，上述第3存储单元阵列配置在与上述第2存储单元阵列为不同的扇区列上。
25.如权利要求22至权利要求24任一项所述的半导体器件，其中，上述半导体器件进一步包含用以在上述第1存储单元阵列选择存储单元的信号线，该信号线包括用于在上述第3存储单元阵列中选择仅可进行1次编程的存储单元的信号线。
26.如权利要求22至权利要求25任一项所述的半导体器件，其中，上述半导体器件包含用以在第1存储单元阵列中选择存储单元的构件，上述用以选择的构件包括用于在上述第3存储单元阵列中选择仅可进行1次编程的存储单元的电路。
27.如权利要求22至权利要求26任一项所述的半导体器件，其中，上述半导体器件进一步包含，由上述第2存储单元阵列的存储单元的选择以及上述第3存储单元阵列的仅可进行1次编程的存储单元的选择所共享的总体字线。
28.如权利要求1至权利要求27任一项所述的半导体器件，其中，上述半导体器件进一步包含易失性存储电路，在上述每个扇区中存储有上述扇区保护信息；及电路部，选择性输出上述第2存储单元阵列的扇区保护信息及上述易失性存储电路的扇区保护信息。
29.如权利要求28所述的半导体器件，其中，在上述易失性存储电路的扇区保护信息为表示出保扩护上述扇区的数据时，上述电路部选择上述易失性存储电路的扇区保护信息。
30.如权利要求28或权利要求29所述的半导体器件，其中，在上述易失性存储电路的扇区保护信息为表示出非保护的数据时，上述电路部选择上述第2存储单元阵列的扇区保护信息。
31.如权利要求28至权利要求30任一项所述的半导体器件，其中，上述电路部包含，将上述输出的扇区保护信息加以反转的输出反转电路。
32.一种半导体器件，其特征为，包含第1存储单元阵列，包含用以存储数据的存储单元，并以每个扇区进行管理；包含存储单元的第2存储单元阵列，该存储单元在上述每个扇区中存储有第1扇区保扩信息；易失性存储电路，在上述每个扇区中存储有第2扇区保护信息；及电路部，选择性输出上述第1扇区保护信息和上述第2扇区保护信息。
33.如权利要求32所述的半导体器件，其中，在上述第2扇区保护信息为表示出保护上述扇区的数据时，上述电路部选择上述第2扇区保护信息。
34.如权利要求32或权利要求33所述的半导体器件，其中，在上述第2扇区保护信息为表示出非保护的数据时，上述电路部选择上述第2存储单元阵列的第1扇区保护信息。
35.如权利要求32至权利要求34任一项所述的半导体器件，进一步包含，将上述电路部选择的上述扇区保护信息加以反转的输出反转电路。
36.如权利要求1至权利要求35任一项所述的半导体器件，其中，上述半导体器件进一步包含上述第1存储单元阵列的X解码器及上述第2存储单元阵列的X解码器，且该第2存储单元阵列的X解码器以该第1存储单元阵列的X解码器的最小单位的倍数所构成。
37.如权利要求36所述的半导体器件，其中，上述半导体器件进一步包含地址控制电路，该地址控制电路通过在使用者模式及测试模式中产生不同的地址，而变更上述第2存储单元阵列的存储单元的区域。
38.如权利要求37所述的半导体器件，其中，上述地址控制电路在上述使用者模式时，使用用以选择上述第1存储单元阵列的扇区的地址，而选择上述第2存储单元阵列的存储单元。
39.如权利要求37或权利要求38所述的半导体器件，其中，上述地址控制电路在上述测试模式时，使用用以选择上述第1存储单元阵列的存储单元的地址，而选择上述第2存储单元阵列的存储单元。
40.如权利要求37至权利要求39任一项所述的半导体器件，其中，上述半导体器件进一步包含控制电路，该控制电路在接收特定的使用者指令后，将切换上述地址控制电路中所使用的地址的控制信号，输出至上述地址控制电路。
41.如权利要求37至权利要求40任一项所述的半导体器件，其中，上述半导体器件进一步包含控制电路，该控制电路在接收特定的测试指令后，将切换上述地址控制电路中所使用的地址的控制信号，输出至上述地址控制电路。
42.如权利要求1至权利要求41任一项所述的半导体器件，其中，上述半导体器件为半导体存储器件。
43.一种控制方法，其特征为，包含以下步骤在变更扇区时，在第1存储单元阵列的每个扇区中，检查第2存储单元阵列内的扇区保护信息；通过引用上述读出步骤中所读出的扇区保护信息，而检测各个扇区的保护状态；及依据上述检测步骤的检测结果，对上述第1存储单元阵列执行特定处理。
44.如权利要求43所述的控制方法，其中，上述读出步骤使用特定指令的输入后的等待时间。
45.一种控制方法，其特征为，包含以下步骤在非易失性的第1存储单元阵列的每个扇区中，检查非易失性的第2存储单元阵列的第1扇区保护信息；在上述非易失性的第1存储单元阵列的每个扇区中，从易失性存储电路中检查第2扇区保护信息；及在上述第2扇区保护信息为表示出保护非易失性的第1存储单元阵列的数据时，选择上述第2扇区保护信息。
46.如权利要求45所述的控制方法，其中，在上述第2扇区保护信息为表示出非保护非易失性的第1存储单元阵列的数据时，上述选择步骤选择上述第1扇区保护信息而非第2扇区保护信息。
全文摘要
本发明为一种半导体装置，其特征包含有第1存储单元阵列，其包含用以存储数据的存储单元，并以每个扇区进行管理；包含存储单元的第2存储单元阵列，该存储单元在上述每个扇区中记忆有上述扇区保护信息；及控制电路，其在每次选择有进行编程或抹除动作的扇区时，从上述第2存储单元阵列中读出各个扇区保护信息。藉此，在电源投入时的读出中不需将所有扇区数量的扇区保护信息加以锁存。因此不需具有扇区数量的锁存电路。因此可大幅减少电路而缩小晶片面积。
文档编号G06F12/14GK101015021SQ20048004351
公开日2007年8月8日 申请日期2004年5月11日 优先权日2004年5月11日
发明者木户一成, 山下実, 栗原和弘, 畠山淳, 和田裕昭 申请人:斯班逊有限公司, 斯班逊日本有限公司