有源矩阵基板的制作方法

专利名称：有源矩阵基板的制作方法
技术领域：
本发明涉及有源矩阵基板。
背景技术：
像素电极被配置成矩阵状的有源矩阵基板被应用在显示装置、 例如液晶显示装置中。液晶显示装置不仅应用于大型电视机，也应 用于便携电话的显示部等小型显示装置中，在用作小型显示装置的 情况下适合使用驱动一体型的有源矩阵基板。
图6示出使用现有的有源矩阵基板600的液晶显示装置700的等 效电路图。如图6所示，在有源矩阵基板600中，对应于各像素电极 620而设有薄膜晶体管(Thin Film Transistor: TFT) 615， TFT615 的栅极与在行方向上延伸的栅极总线605连接，TFT615的源极区域 与在列方向上延伸的源极总线610连接。在有源矩阵基板600的外围 区域设有栅极驱动器650和源极驱动器680，栅极驱动器650对栅极 总线605施加扫描信号电压，源极驱动器680对源极总线610施加数 据信号电压。在栅极驱动器650中，对像素的每一行分别设有缓冲 倒相器660。
下面，参照图7说明现有的有源矩阵基板600的结构。图7 (a) 表示外围区域中的缓冲倒相器660和其附近的示意性的平面，图7 (b)表示显示区域中的像素电极620和其附近的示意性的平面。
如图7 (a)所示，缓冲倒相器660具有Pch晶体管部662和Nch 晶体管部664。 Pch晶体管部662由2个PMOS ( P-cha画l Metal-Oxide Semiconductor: P沟道金属氧化物半导体)晶体管662a、 662b构成， Nch晶体管部664由2个NMOS ( N-channel Metal-Oxide Semiconductor: N沟道金属氧化物半导体)晶体管664a、 664b构成。 这样，晶体管部662、 664分别具有2个晶体管，由此可以增大驱动 能力(输出容量)。另外，在缓冲倒相器660中，相同导电型的晶体 管共用漏极区域并排列在列方向(y方向)上。在有源矩阵基板600中，栅极总线605在显示区域中沿行方向(x 方向)延伸，在缓冲倒相器660附近垂直地(向列方向)弯曲。另 外，源极总线610沿列方向(y方向)延伸。
接点部668将晶体管662a、 662b的漏极区域与栅极总线605沿列 方向延伸的部分中的某个区域电连接，接点部669将晶体管664a、 664b的漏极区域与栅极总线605沿列方向延伸的部分中的另一区域 电连接。这样，晶体管662a、 662b的漏极区域以及晶体管664a、 664b 的漏极区域通过接点部668、 669与栅极总线605电连接。
接点部670a、 670b将晶体管662a、 662b的源极区域与高压电源 电连接，接点部672a、 672b将晶体管664a、 664b的源极区域与低压 电源电连接。通过这种Pch晶体管部662和Nch晶体管部664，构成了 成为缓冲倒相器的CMOS。
从图7可知，在有源矩阵基板600中，接点部668、 669分别通过 彼此分离的多个连接部668b、 668c、 669b、 669c与半导体层663或 665和栅极总线605接触。另外，接点部670a、 670b、 672a、 672b分 别通过相互分离的多个连接部670c、 670d、 672c、 672d与半导体层 663、 665接触。这样通过多个连接部进行2个部件的连接，由此在 一个连接部的接触不充分时也可以抑制连接不良。
在有源矩阵基板中，以前就要求窄边框化，另外，还要求将现 有的部件配置在外围区域内的更狭小的区域中，并在空的区域中配 置新的电路来实现高性能化。另外，近年来，在显示面积有限的小 型显示装置中也要求高精细化显示，因此，需要縮小像素尺寸并提 高分辨率。例如，作为便携电话的显示部，现在一般采用QVGA(分 辨率320X240)的显示装置，但是市面上也开始销售分辨率更高4 倍的VGA (分辨率640X480)的显示装置，今后，高精细化将得到 进一步发展。
但是，如图7所示的有源矩阵基板600那样，将相同导电型的晶 体管沿列方向(y方向)排列时，不能縮小与l行像素对应的缓冲倒 相器在y方向上的宽度，不能实现高精细化。因此，如专利文献l 所公开的那样，与将相同导电型的晶体管沿与栅极电极延伸方向正交的方向排列相比，通过将相同导电型的晶体管沿栅极电极延伸的
方向排列更能縮小缓冲倒相器在y方向的宽度。
下面参照图8和图9说明其他现有的有源矩阵基板800的结构。 图8的(a)表示外围区域中的缓冲倒相器860和其附近的示意性的 平面，图8的(b)表示显示区域中的像素电极820和其附近的示意 性的平面。另外，图9表示沿着图8的(a)的A-A'线的截面。
在有源矩阵基板800中，相同导电型的晶体管分别沿行方向排 列，由此可以增大栅极宽度(x方向的长度)并提高驱动能力，并 且缓冲倒相器860在列方向(y方向)上的宽度也小于图7的(a)示 出的缓冲倒相器660的宽度。这样，随着缓冲倒相器860在列方向上 宽度的縮小，可以縮小像素尺寸，实现高精细化显示。
另外，如图9所示，接点部868具有设置在层间膜876上的平坦 部868a、栅极总线连接部868b、 Pch漏极连接部868c以及Nch漏极连 接部868d。另外，与接点部868 —样，接点部870具有设置在层间膜 876上的平坦部870a和Pch源极连接部870b，接点部872具有设置在 层间膜876上的平坦部872a和Nch源极连接部872b。各连接部868b、 868c、 868d、 870b、 872b被设置在形成于绝缘层874、层间膜876 中的接触孔中。
如下制作有源矩阵基板800。
首先，在绝缘基板861上形成底涂层(base coat)膜(未图示)， 在其上形成非晶硅层。通过激光退火等使非晶硅层结晶化。之后， 进行硅层的图案化。由此制作岛状的半导体层863、 865。然后，通 过堆积氧化硅层来形成包含栅极绝缘膜863i、 865i的绝缘层874。
然后，用溅射法等使钽、钨等堆积到绝缘层874上进行图案化。 为了实现细微化而通过干式蚀刻进行该图案化。通过该图案化形成 栅极总线805、辅助电容线825、栅极电极866a、 866b。这样，通过 同一工序制作栅极总线805、辅助电容线825和栅极电极866a、 866b。 将这样构成栅极总线805、辅助电容线825、栅极电极866a、 866b 的层称为栅极电极层。 '
然后，将栅极电极866a、 866b用作掩模对半导体层863、 865
8注入离子后，进行活性化退火等，形成TFT 815。然后，堆积氧化 硅等并通过图案化形成接触孔，由此形成层间膜876。
然后，在层间膜876的接触孔内和层间膜876上堆积铝等并进 行图案化。通过该图案化来制作源极总线810和接点部868、 870、 872。
然后，堆积氧化硅、有机绝缘膜等，对接触孔进行图案化，由 此在显示区域形成层间膜(未图示)，在该层间膜上用ITO等形成像 素电极820。如上所述来制作有源矩阵基板800。
专利文献l:日本特开平9-97909号公报

发明内容
发明要解决的问题
但是，当像有源矩阵基板800那样追求高精细化时，由于静电 放电(Electrostatic Discharge: EDS)导致缓冲倒相器860的一部分 被破坏，线缺陷的产生增多，由此降低了成品率。
在图10中，表示产生了线缺陷的有源矩阵基板800中的缓冲倒 相器860和其附近的示意图。如图10所示，位于栅极总线805和栅极 电极866a之间的接触孔和其附近产生龟裂，栅极绝缘膜被破坏，这 就是线缺陷产生的原因。这种线缺陷的产生，可通过用电气方式测 量泄露来检测。另外，通过使用截面SEM ( scanning electron microscope: 扫描电镜)图像、TEM ( Transmission Electron Microscope:透射电镜)图像来分析结构，也可以检査出龟裂本身。
栅极总线805是长引线，在栅极总线805中可以蓄积大量电荷。 如上所述，将栅极电极866a、 866b用作掩模对半导体层863、 865 注入离子，但是在该离子注入时，会在与栅极电极866a、 866b同一 工序制作的栅极总线805上蓄积电荷。另外，采用干式蚀刻细微地 进行栅极电极层的图案化，此时容易在栅极总线805上蓄积电荷。
这样在栅极总线805上蓄积的电荷，当在层间膜876中形成接触 孔时有可能会泄漏。特别是在有源矩阵基板800中，为了追求高精 细化显示而将像素尺寸縮小，与此同时，栅极电极866a、 866b与栅极总线805之间的距离以及接点部868的漏极连接部868c、 868d与栅 极总线805之间的距离变短。在制作接点部868之前，在层间膜876 中形成漏极连接部868c、 868d所用的接触孔，但是当该接触孔与栅 极总线805之间的距离较短时，蓄积在栅极总线805上的电荷会通过 接触孔对栅极电极866a、 866b放电。产生这种静电放电后，接触孔 和其附近会发生龟裂，栅极绝缘膜被破坏。如上所述静电放电造成 静电破坏，其结果是导致线缺陷的发生。
已知采用几种方式可以抑制这种因静电放电造成的静电破坏。 但是，将这些方式应用于在显示装置中使用的有源矩阵基板时，从 以下几点看不合适。
具体而言，已知有縮短引线长度、减少在引线上蓄积的电荷量 的方式(参照日本特开平8-262486号公报)，采用这种方式，通过 由其他引线层构成的引线连接部连接由分离部分离的2个引线部分 来构成栅极总线，减少了有源矩阵基板制作工序中的引线部分所蓄 积的电荷量，抑制了静电破坏。但是，采用这种方式，由于设置引 线连接部而使像素电极的面积縮小，会导致像素的数值孔径降低， 显示品质降低。
另外，还已知通过中和栅极总线所带的静电来抑制产生静电放 电的方式(例如，参照日本特开2000-147556号公报)，在这种方式 中，通过设置与栅极总线电连接的天线TFT，将蓄积在栅极总线上 的电荷泄漏到天线TFT，在天线TFT的杂质半导体层内被中和，由 此抑制了静电放电的产生。但是，如该公报所述，制作天线TFT需 要像素TFT的几十倍以上的面积，采用这种方式无法实现有源矩阵 基板的窄边框化，另外，也不能配置用于高集成化的新电路，防碍 显示装置的高性能化。因此，这些方式不适用于制作有源矩阵基板。
本发明是鉴于上述问题而完成的，目的在于提供适用于制作追 求高精细化显示并且能合适地抑制线缺陷发生的显示装置的有源 矩阵基板。
用于解决问题的方案
本发明的有源矩阵基板具有栅极总线、缓冲倒相器、层间膜、接点部，所述缓冲倒相器包括第1导电型晶体管部和第2导电型晶体 管部，上述第1导电型晶体管部和第2导电型晶体管部分别具有构成 源极区域、漏极区域和沟道区域的半导体层和栅极电极，所述层间 膜覆盖上述栅极总线和上述栅极电极，所述接点部使上述第l导电 型晶体管部和上述第2导电型晶体管部的漏极区域与上述栅极总线
电连接，所述有源矩阵基板的特征在于上述栅极总线和上述栅极
电极沿第l方向延伸，上述第l导电型晶体管部具有在上述第l方向
上排列的多个第l导电型晶体管，上述第2导电型晶体管部具有在上 述第1方向上排列的多个第2导电型晶体管，上述接点部具有设置在
上述层间膜上的平坦部、分别使上述平坦部与上述栅极总线电连接 的多个栅极总线连接部、分别使上述平坦部与第l导电型晶体管部 的上述漏极区域电连接的多个第l导电型漏极连接部、分别使上述 平坦部和第2导电型晶体管部的上述漏极区域电连接的多个第2导
电型漏极连接部，表示上述多个第l导电型漏极连接部中离上述栅 极总线最近的第l导电型漏极连接部与上述栅极总线之间的最短距 离的直线的方向相对于与上述第1方向正交的第2方向倾斜。
在某种实施方式中，上述有源矩阵基板还具备绝缘层，所述绝 缘层包括设置在上述半导体层的上述沟道区域与上述栅极电极之 间的栅极绝缘膜，上述栅极总线和上述栅极电极被设置在上述绝缘 层上。
在某种实施方式中，上述多个栅极总线连接部被设置在形成于 上述层间膜中的多个接触孔中，上述多个第l导电型漏极连接部被 设置在形成于上述层间膜和上述绝缘层中的多个接触孔中。
在某种实施方式中，上述多个第l导电型漏极连接部中从离上 述栅极总线最近的第l导电型漏极连接部到上述栅极总线之间的最 短距离是7jim。
在某种实施方式中，表示上述多个第2导电型漏极连接部中离 上述栅极总线最近的第2导电型漏极连接部与上述栅极总线之间的 最短距离的直线的方向相对于上述第2方向倾斜。
在某种实施方式中，上述有源矩阵基板还具备与上述第l导电1源极接点部和与上述第2导 电型晶体管的上述源极区域接触的第2源极接点部。
在某种实施方式中，上述第1源极接点部和上述第2源极接点部 由与上述接点部相同的材料制作。
在某种实施方式中，上述第l源极接点部具有平坦部，其被 设置在上述层间膜上；以及多个第l导电型源极连接部，所述多个
第l导电型源极连接部分别将上述平坦部与上述第l导电型晶体管 部的上述源极区域电连接。
在某种实施方式中，上述多个第l导电型漏极连接部和上述多 个第l导电型源极连接部相对于上述第l导电型晶体管的栅极电极 对称设置。
在某种实施方式中，表示上述栅极电极与上述栅极总线之间的
最短距离的直线的方向为上述第2方向。
在某种实施方式中，上述多个第l导电型漏极连接部和上述多 个第l导电型源极连接部相对于上述第l导电型晶体管的栅极电极 非对称设置。
在某种实施方式中，表示上述栅极电极与上述栅极总线之间的
最短距离的直线的方向相对于上述第2方向倾斜。
本发明的显示装置，具备上面记载的有源矩阵基板和设置在上 述有源矩阵基板上的显示介质层。
本发明涉及的有源矩阵基板的制造方法，包括如下工序形成
半导体层的工序，所述半导体层用于被包含在缓冲倒相器中的、在 第l方向上排列多个第l导电型晶体管的第l导电型晶体管部和在上
述第1方向上排列多个第2导电型晶体管的第2导电型晶体管部，并 分别具有源极区域、沟道区域以及漏极区域；形成栅极总线、上述 第1导电型晶体管部和上述第2导电型晶体管部的栅极电极的工序， 其中，上述栅极总线和上述栅极电极分别沿上述第l方向延伸；形 成覆盖上述栅极总线和上述栅极电极的层间膜的工序；以及形成接 点部的工序，所述接点部使上述第1导电型晶体管部和上述第2导电
型晶体管部的上述漏极区域和上述栅极总线电连接，该接点部具有设置在上述层间膜上的平坦部、分别使上述平坦部与上述栅极 总线电连接的多个栅极总线连接部、分别使上述平坦部与上述第l 导电型晶体管部的上述漏极区域电连接的多个第l导电型漏极连接 部、分别使上述平坦部与上述第2导电型晶体管部的上述漏极区域 电连接的多个第2导电型漏极连接部，所述制造方法的特征在于-在形成上述接点部的工序中，表示上述多个第l导电型漏极连接部 中离上述栅极总线最近的第l导电型漏极连接部与上述栅极总线之
间的最短距离的直线的方向相对于与上述第1方向正交的第2方向倾斜。
在某种实施方式中，上述方法还包括在上述层间膜中形成用于 上述多个第l导电型漏极连接部的多个接触孔的工序，在形成上述 多个接触孔的工序中，表示用于上述多个第l导电型漏极连接部的 多个接触孔中离上述栅极总线最近的接触孔与上述栅极总线之间
的最短距离的直线的方向相对于上述第2方向倾斜。 发明的效果
本发明的有源矩阵基板适用于制作追求显示高精细化并且适 当地抑制线缺陷发生的显示装置。


图l是表示使用了本发明的有源矩阵基板的第l实施方式的显 示装置的等效电路图
图2是表示实施方式1的有源矩阵基板中的栅极驱动器和其附 近的结构的平面图。
图3是说明实施方式1的有源矩阵基板的结构的示意图，(a)是 外围区域的平面图，(b)是显示区域的平面图，(c)是(a)的放 大图。
图4的(a)是沿图3的(a)的A-A'线的截面图，(b)是沿图3 的(b)的B-B'线的截面图。
图5是用于说明本发明的有源矩阵基板的第2实施方式的示意 图，(a)是外围区域的平面图，(b)是显示区域的平面图，(c)是(a)的放大图。
图6是使用现有的有源矩阵基板的显示装置的等效电路图。
图7是用于说明现有的有源矩阵基板的示意图，(a)是外围区 域的平面图，(b)是显示区域的平面图。
图8是用于说明现有的其他有源矩阵基板的结构的示意图，(a) 是外围区域的平面图，(b)是显示区域的平面图。
图9是沿图8 (a)的A-A'线的截面图。
图10是表示在图8示出的有源矩阵基板中发生静电破坏时的缓 冲倒相器和其附近的平面图。 附图标记说明
100:有源矩阵基板；105:栅极总线；110:源极总线；UOa: 连接部；111:连接部；115: TFT; 116:半导体层；120:像素电 极；120a:连接部；125:辅助电容线；150:栅极驱动器；152: 移位寄存器电路；154:电平移位电路；156:缓冲电路；160:缓 冲倒相器；161:绝缘基板；162: Pch晶体管部；162a、 162b: PMOS 晶体管；163:半导体层；163i:栅极绝缘膜；164: Nch晶体管部；
164a、 164b: NMOS晶体管；165:半导体层；165i:栅极绝缘膜；
166:栅极电极；168:接点部；168a:平坦部；168b:栅极总线连 接部；168C: Pch漏极连接部；168d: Nch漏极连接部；170:第l 源极接点部；170a:平坦部；170b: Pch源极连接部；172:第2源 极接点部；172a:平坦部；172b: Nch源极连接部；174:绝缘层； 176:第l层间膜；178:第2层间膜；180:源极驱动器。
具体实施例方式
下面，参照

本发明中的有源矩阵基板和使用了有源矩 阵基板的显示装置的实施方式。此外，在以下说明中，将液晶显示 装置作为显示装置的一个例子进行说明，但本发明中的显示装置不 局限于液晶显示装置，可以是使用了有源矩阵基板的任意的显示装
实施方式l下面说明本发明的有源矩阵基板的第l实施方式。
图1表示使用本实施方式的有源矩阵基板100的显示装置200的 等效电路。在此，显示装置200是液晶显示装置，显示装置200具有 有源矩阵基板IOO、设有对置电极310的对置基板(未图示)以及配 置在对置基板和有源矩阵基板100之间的液晶层350。
在有源矩阵基板100上，设有栅极总线105、源极总线IIO、薄 膜晶体管(TFT) 115、像素电极120、辅助电容线125、栅极驱动 器150以及源极驱动器180。像素电极120沿多个行方向(x方向)和 列方向(y方向)矩阵状设置，TFT 115对应各像素电极而设置。TFT 115和像素电极120被设置在显示区域，栅极驱动器150和源极驱动 器180被设置在外围区域。栅极总线105和辅助电容线125沿行方向 (x方向)延伸，源极总线110沿与行方向正交的列方向(y方向) 延伸。
图2表示栅极驱动器150和其附近的结构。栅极驱动器150设有 移位寄存器电路152、电平移位电路154以及缓冲电路156，在缓冲 电路156中对应于像素的各行设有缓冲倒相器160。缓冲倒相器160 被设置在栅极总线105的一方端部附近。
下面，参照图3和图4说明本实施方式的有源矩阵基板100的结 构。图3的(a)示意性地表示外围区域中的栅极总线105和其附近 的平面，图3的(b)示意性地表示显示区域中的1个像素电极120 和其附近的平面，图3的(c)表示将图3的(a)的接点部168和其 附近放大后的结构。另外，图4的(a)表示沿图3的(a)的A-A' 线的截面，图4的(b)表示沿图3的(b)的B-B'线的截面。
如图3的(a)所示，在此，Pch晶体管部162由沿行方向(x方 向)排列的2个PMOS晶体管162a、 162b构成，Nch晶体管部164由 沿行方向排列的2个NMOS晶体管164a、 164b构成。栅极电极166a 由PMOS晶体管162a、 162b共用，栅极电极166b由NMOS晶体管 164a、 164b共用。栅极电极166a和166b相互电连接。在本说明书的 以下说明中，将栅极电极166a和166b总称并表示为栅极电极166。 栅极电极166和栅极总线105 —起沿x方向延伸。晶体管162a、 162b分别具有半导体层163a、 163b，晶体管164a、 164b分别具有半导体层165a、 165b。相互分离设置的半导体层163a、 163b、 165a、 165b分别具有源极区域、漏极区域以及设置在源极区 域和漏极区域之间的沟道区域。在本说明书的以下说明中，将Pch 晶体管部162的半导体层163a、 163b总称并表示为半导体层163，将 Nch晶体管部164的半导体层165a、 165b总称并表示为半导体层165。
接点部168将栅极总线105与PMOS晶体管162a、 162b的漏极区 域和NMOS晶体管164a、 164b的漏极区域电连接。接点部168具有 设置在层间膜176上的平坦部168a、栅极总线连接部168b、 Pch漏极 连接部168c以及Nch漏极连接部168d。连接部168b、 168c、 168d分 别将栅极总线105、半导体层163的漏极区域、半导体层165的漏极 区域与平坦部168a电连接。
另外，源极接点部170将PMOS晶体管162a、 162b的源极区域 与高压电源电连接，源极接点部172将NMOS晶体管164a、 164b的 源极区域与低压电源电连接。在本说明书的以下说明中，将源极接 点部170还称为第1源极接点部，将源极接点部172还称为第2源极接 点部。另外，如图4的(a)所示，第1源极接点部170与接点部168 同样具有设置在层间膜176上的平坦部170a和Pch源极连接部170b, 第2源极连接部172具有设置在层间膜176上的平坦部172a和Nch源 极连接部172b。连接部170b、 172b分别将半导体层163的源极区域、 半导体层165的源极区域与平坦部170a、 172a电连接。此外，连接 部168b被设置在形成在层间膜176中的接触孔中，另外，连接部 168b、 168c、 168d、 170b、 172b被设置在形成在绝缘层174和层间 膜176中的接触孔中。
在本实施方式的有源矩阵基板100中，如图3的(c)所示，栅 极总线105在x方向上与栅极电极166重叠，即，表示栅极电极166 与栅极总线105之间的最短距离d3、d4的直线L3、L4的方向是y方向。 此外，栅极电极166与栅极总线105之间的最短距离d3、 d4例如为 8[xm。
从图3的(a)和图4的(a)可知，在本实施方式的有源矩阵基板100中，在半导体层163a的漏极区域中的显示区域侧的区域中不 设置Pch漏极连接部168c，表示多个Pch漏极连接部168c中离栅极总 线105最近的Pch漏极连接部168c与栅极总线105的最短距离dl的直 线Ll的方向相对于y方向倾斜。此外，这里所说的Pch漏极连接部 168c与栅极总线105之间的最短距离，不是指将在x方向上延伸的栅 极总线105虚拟延长后的直线与Pch漏极连接部168c之间沿着y方向 的垂线，而是指实际配置的栅极总线105自身与Pch漏极连接部168c 之间的最短距离。由此，离栅极总线105最近的Pch漏极连接部168c 与栅极总线105之间的最短距离dl与图8示出的以往的有源矩阵基 板800相比更长，例如为7Pm。这样，用于Pch漏极连接部168c的接 触孔与栅极总线105之间的最短距离dl比较长，因此即使用于Pch 漏极连接部168c的接触孔形成在层间膜176中，也不会发生静电放 电，可抑制栅极绝缘膜163i的破坏。另外，同样地，表示多个Nch 漏极连接部168d中离栅极总线105最近的Nch漏极连接部168d与栅 极总线105之间的最短距离d2的直线L2的方向也相对于y方向倾斜， 由此可抑制栅极绝缘膜165i的破坏。
另外，在本实施方式的有源矩阵基板100中，如图3的(c)所 示，在表示栅极电极166a、 166b与栅极电极105之间的最短距离d3、 d4的直线L3、 L4上不设置漏极连接部168c、 168d，漏极连接部168c、 168d与源极连接部170b、 172b相对于栅极电极166a、 166b是非对称 的。此外，比较图3的(a)和图8的(a)可知，在本实施方式的有 源矩阵基板100中，漏极连接部168c、 168d的数量比有源矩阵基板 800上的数量少，因此半导体层163、 165的漏极区域和漏极连接部 168c、 168d之间的接触电阻上升，但是两者通过多个漏极连接部 168c、 168d接触，因此接触电阻上升也不会对信号传递产生很大的 影响。
另外，如图3的(a)所示，通过l个接点部168将PMOS晶体管 162a、 162b的漏极区域和NMOS晶体管164a、 164b的漏极区域与栅 极总线105电连接，由此，能够縮小缓冲倒相器160在y方向上的宽 度。另外，接点部168、 170、 172分别通过相互分离的多个连接部168b、 168c、 168d、 170b以及172b与半导体层163、 165、栅极总线 105接触。2个部件这样通过多个连接部进行连接，由此在l个连接
部的接触不充分的情况下也能够抑制接触不良。此外，在本实施方 式的有源矩阵基板100中，将栅极电极166配置在半导体层163、 165 的上方，有源矩阵基板100具有顶栅(top gate)结构。
另外，如图3的(b)所示，半导体层116的一部分用于TFT 115。 半导体层116的源极区域通过连接部110a与源极总线110电连接，半 导体层116的漏极区域通过连接部lll(参照图4的(b))、连接部120a 与像素电极120电连接。栅极总线105的一部分沿y方向延伸，与半 导体层116中位于源极区域和漏极区域之间的沟道区域重叠，成为 TFT 115的栅极电极。另外，辅助电容线125被设置为与半导体层116
的其他部分重叠。
另外，如图4的(a)所示，在PMOS晶体管162a中，在半导体 层163a的沟道区域和栅极电极166a之间设有栅极绝缘膜163i，同样 地，在NMOS晶体管164a中，在半导体层165a的沟道区域和栅极电 极166b之间设有栅极绝缘膜165i。此外，这些栅极绝缘膜163i、 165i 成为层间膜174的一部分。
另外，如图4的(b)所示，在显示区域中，源极总线110通过 连接部110a与半导体层116电连接，像素电极120通过设置在层间膜 178的接触孔中的连接部120a和设置在层间膜176的接触孔中的连 接部111与半导体层116电连接。此外，在本说明书的以下说明中， 有时将层间膜176称为第1层间膜，将层间膜178称为第2层间膜。
如下所述制造本实施方式的有源矩阵基板IOO。
首先，在绝缘基板161的主面上形成底涂层膜(未图示)。绝缘 基板161例如是玻璃基板。另外，作为底涂层膜，可用Si02膜、SiNx 膜，也可用这些膜的层叠物。
接着，在底涂层膜上形成厚度为50mm的非晶硅(a-Si)膜。 a-Si膜例如可用等离子化学气相成长(Plasma Chemical Vapor Deposition: PCVD)法等形成。或者，也可用其他方法形成a-Si膜。 然后，通过使a-Si膜结晶化来形成多晶硅(poly-Si)膜。可以通过使用准分子激光的光照射来实现a-Si膜结晶化(准分子激光退火 法)，另外，还可以通过对a-Si膜进行600'C的热处理来实现a-Si膜 结晶化(固相结晶法:Solid-phase crystallization)。然后，在多晶 硅膜上形成抗蚀剂层，将抗蚀剂层作为图案化掩模进行干式蚀刻， 由此进行多晶硅膜的图案化。由此，形成岛状的半导体层163、 165。
接着，形成覆盖半导体层163、 165的绝缘层174。通过用CVD 法等堆积例如厚度为80nm的SiO2来形成绝缘层174。绝缘层174的一 部分成为晶体管115、 162a、 162b、 164a、 164b的栅极绝缘膜。
接着，使用溅射法或者CVD法等在绝缘层174上堆积导电材 料，并将其图案化为规定的形状，由此形成栅极总线105、辅助电 容线125、栅极电极166。这样，在同一工序中制作栅极总线105、 辅助电容线125以及栅极电极166。将这样构成栅极总线105、辅助 电容线125以及栅极电极166的层称为栅极电极层。优选使用例如 钽、钨等金属作为栅极电极层的导电材料。
接着，将栅极电极166a、 166b作为掩模对半导体层163、 165 注入杂质离子并且进行活性化退火等，由此分别在半导体层163、 165上形成源极区域和漏极区域。另外，与此同时，半导体层163、 165中源极区域和漏极区域之间的区域成为沟道区域。
接着，在形成第1层间膜176使其覆盖基板表面后，形成贯通第 1层间膜176和绝缘层174并到达半导体层163、 165的源极区域和漏 极区域的接触孔，并且，形成贯通第1层间膜176并到达栅极总线105 的接触孔。此外，在上述以往的有源矩阵基板800中，用于漏极连 接部868c、 868d的接触孔与栅极总线805之间的距离较短，当在层 间膜876中形成接触孔时，有可能发生静电放电并破坏栅极绝缘膜， 而在本实施方式的有源矩阵基板100中，用于漏极连接部168c、 168d 的接触孔与栅极总线105之间的距离比较长，因此当在层间膜176
中形成接触孔时也可抑制静电放电的发生。
然后，在第1层间膜176的接触孔内和第1层间膜176上堆积导电 材料并将其图案化为规定的形状，由此形成接点部168、 170、 172 以及源极总线110。此外，接点部168的一部分成为Pch晶体管部162和Nch晶体管部164的漏极电极，接点部170、 172的一部分分别成为 Pch晶体管部162和Nch晶体管部164的源极电极。这样，在同一工序 中制作接点部168、 170、 172和源极总线110。将这样构成接点部168、 170、 172和源极总线110的层称为源极电极层。优选使用例如包含 铝等的金属化合物作为源极电极层的导电材料。如上所述，在外围 区域中制作晶体管162a、 162b、 164a、 164b。另外，与这些晶体管 同样地在显示区域中制作TFT 115。
然后，在显示区域中形成覆盖TFT 115的钝化(passivation) 膜，并在该钝化膜中形成接触孔。这样，形成第2层间膜178。然后， 在第2层间膜178的接触孔内和第2层间膜178上堆积ITO并将其图案 化为规定的形状，由此形成连接到半导体层116的漏极区域的像素 电极。如上所述，能够制作有源矩阵基板100。
此外，通过对图8示出的以往的有源矩阵基板800的制作工序只 改变接触孔的制作位置，可以制作本实施方式的有源矩阵基板100， 由此，不用对已有装置进行大幅度的变更就能抑制线缺陷的产生。
此外，在图3的(a)示出的缓冲倒相器160中，Pch晶体管部162 和Nch晶体管部164分别由2个晶体管构成，但本发明不限于此。Pch 晶体管部162和Nch晶体管部164也可以由3个以上的晶体管构成。
另外，在上述说明中，直线L1、 L2的方向相对于y方向倾斜， 其中，该直线L1、 L2表示分别在Pch晶体管部162和Nch晶体管部164 中、多个漏极连接部168c和168d中离栅极总线105最近的漏极连接 部168c、 168d与栅极总线105之间的最短距离dl、 d2，但本发明不 限于此。也可以是表示Pch晶体管部162和Nch晶体管部164的仅一方 中的漏极连接部到栅极总线105的最短距离的直线的方向相对于y 方向倾斜。
另外，在上述说明中，漏极连接部168c、 168d和源极连接部 170b、 172b相对于栅极电极166a、 166b是非对称的，但本发明不限 于此。也可以在半导体层163a、 165b的源极区域内的显示区域侧的 区域中不设置源极连接部170b、 172b，使漏极连接部168c、 168d 和源极连接部170b、 172b相对于栅极电极166a、 166b对称设置。实施方式2
在实施方式l的有源矩阵基板中，栅极总线105在x方向上与栅 极电极166重叠，表示从栅极电极166到栅极总线105的最短距离d3、 d4的直线L3、 L4的方向为y方向，但本发明不限于此。
下面，参照图5说明本发明的有源矩阵基板的第2实施方式。图 5的(a)示意性地表示本实施方式的有源矩阵基板100的外围区域 中的栅极总线105和其附近的平面，图5的(b)示意性地表示显示 区域中的1个像素电极120和其附近的平面，图5的(c)是图5的(a) 的接点部168和其附近的放大图。在本实施方式的有源矩阵基板IOO 中，除了栅极总线105在x方向上与栅极电极166不重叠这一点以外， 具有与参照图l、图2和图4说明的实施方式1的有源矩阵基板相同的 结构，为了避免冗长而省略重复的说明。
如图3的(c)所示，在实施方式l的有源矩阵基板中，表示栅 极电极166与栅极总线105之间的最短距离d3、 d4的直线L3、 L4的方 向为y方向，但是如图5的(c)所示，在本实施方式的有源矩阵基 板100中，表示栅极电极166与栅极总线105之间的最短距离d3、 d4 的直线L3、 L4的方向相对于y方向倾斜。
另外，如图5的(a)和图5的(c)所示，在有源矩阵基板IOO 中，与图3的(a)示出的实施方式l的有源矩阵基板不同，漏极连 接部168c、 168d也设置在半导体层163a、 165a的漏极区域中的显示 区域侧的区域中，漏极连接部168c、 168d和源极连接部170b、 172b 相对于栅极电极166a、 166b对称。但是，如图5的(c)所示，栅极 总线105在x方向上与栅极电极166不重叠，因此表示多个漏极连接 部168c中离栅极总线105最近的漏极连接部168c与栅极总线105之 间的最短距离dl的直线Ll的方向相对于y方向倾斜，另外同样地， 表示多个漏极连接部168d中离栅极总线105最近的漏极连接部168d 与栅极总线105之间的最短距离d2的直线L2的方向相对于y方向倾 斜。
因此，如上所述，即使栅极电极166与栅极总线105之间的距离 较短，用于漏极连接部168c、 168d的接触孔与栅极总线105之间的距离也比较长，因此能够抑制在栅极总线105上蓄积的电荷引起的 栅极绝缘膜破坏。
此外，在上述说明中，TFT 115和PMOS晶体管162a、 162b以 及NMOS晶体管164a、 164b具有顶栅结构，但本发明不限于此。也 可以具有底栅结构。
另外，在上述说明中，显示装置是液晶显示装置，液晶层是显 示介质层，但本发明不限于此。显示装置也可以是有机EL显示装置、 等离子显示装置、SED显示装置等任意的显示装置。此外，当显示 装置是有机EL显示装置时，显示装置不需要具备对置基板，也可以 将显示介质层、即有机EL层配置在有源矩阵基板上。
工业上的可利用性
根据本发明，能够提供适用于显示装置、特别是液晶显示装置 的有源矩阵基板。该有源矩阵基板适用于便携电话的显示部等小型 显示装置中，能够抑制线缺陷的产生。
权利要求
1.一种有源矩阵基板，具备栅极总线、缓冲倒相器、层间膜以及接点部，其中所述缓冲倒相器包括第1导电型晶体管部和第2导电型晶体管部，上述第1导电型晶体管部和上述第2导电型晶体管部分别具有构成源极区域、漏极区域以及沟道区域的半导体层和栅极电极，所述层间膜覆盖上述栅极总线和上述栅极电极，所述接点部使上述第1导电型晶体管部和上述第2导电型晶体管部的漏极区域与上述栅极总线电连接，所述有源矩阵基板的特征在于上述栅极总线和上述栅极电极沿第1方向延伸，上述第1导电型晶体管部具有在上述第1方向上排列的多个第1导电型晶体管，上述第2导电型晶体管部具有在上述第1方向上排列的多个第2导电型晶体管，上述接点部具有设置在上述层间膜上的平坦部、分别使上述平坦部与上述栅极总线电连接的多个栅极总线连接部、分别使上述平坦部与第1导电型晶体管部的上述漏极区域电连接的多个第1导电型漏极连接部、分别使上述平坦部与第2导电型晶体管部的上述漏极区域电连接的多个第2导电型漏极连接部，表示上述多个第1导电型漏极连接部中离上述栅极总线最近的第1导电型漏极连接部与上述栅极总线之间的最短距离的直线的方向相对于与上述第1方向正交的第2方向倾斜。
2. 根据权利要求l所述的有源矩阵基板，其特征在于 还具备绝缘层，所述绝缘层包括设置在上述半导体层的上述沟道区域与上述栅极电极之间的栅极绝缘膜，上述栅极总线和上述栅极电极被设置在上述绝缘层上。
3. 根据权利要求2所述的有源矩阵基板，其特征在于上述多个栅极总线连接部被设置在形成于上述层间膜中的多 个接触孔中，上述多个第l导电型漏极连接部被设置在形成于上述层间膜和上述绝缘层中的多个接触孔中。
4. 根据权利要求1 3中的任一项所述的有源矩阵基板，其特征 在于上述多个第l导电型漏极连接部中离上述栅极总线最近的第l 导电型漏极连接部与上述栅极总线之间的最短距离为7^im。
5. 根据权利要求1 4中的任一项所述的有源矩阵基板，其特征 在于表示上述多个第2导电型漏极连接部中离上述栅极总线最近的 第2导电型漏极连接部与上述栅极总线之间的最短距离的直线的方 向相对于上述第2方向倾斜。
6. 根据权利要求1 5中的任一项所述的有源矩阵基板，其特征 在于还具备与上述第l导电型晶体管部的上述源极区域接触的第l 源极接点部和与上述第2导电型晶体管部的上述源极区域接触的第 2源极接点部。
7. 根据权利要求6所述的有源矩阵基板，其特征在于 上述第1源极接点部和上述第2源极接点部由与上述接点部相同的材料制作。
8. 根据权利要求6或7所述的有源矩阵基板，其特征在于上述第l源极接点部具有平坦部，其被设置在上述层间膜上；以及多个第l导电型源极连接部，所述多个第l导电型源极连接部分 别使上述平坦部与上述第l导电型晶体管部的上述源极区域电连 接。
9. 根据权利要求8所述的有源矩阵基板，其特征在于-上述多个第l导电型漏极连接部和上述多个第l导电型源极连接部相对于上述第l导电型晶体管的栅极电极对称设置。
10. 根据权利要求1 9中的任一项所述的有源矩阵基板，其特 征在于表示上述栅极电极与上述栅极总线之间的最短距离的直线的方向为上述第2方向。
11. 根据权利要求8所述的有源矩阵基板，其特征在于 上述多个第l导电型漏极连接部和上述多个第l导电型源极连接部相对于上述第l导电型晶体管的栅极电极非对称设置。
12. 根据权利要求1 8和11中的任一项所述的有源矩阵基板， 其特征在于-表示上述栅极电极与上述栅极总线之间的最短距离的直线的 方向相对于上述第2方向倾斜。
13. —种显示装置，其特征在于，具备 权利要求1 12中的任一项所述的有源矩阵基板；以及 设置在上述有源矩阵基板上的显示介质层。
14. 一种有源矩阵基板的制造方法，包括以下工序 形成半导体层的工序，所述半导体层是用于被包含在缓冲倒相器中的、在第l方向上排列有多个第l导电型晶体管的第l导电型晶体管部和在上述第1方向上排列有多个第2导电型晶体管的第2导电型晶体管部的半导体层，分别具有源极区域、沟道区域以及漏极区域；形成栅极总线、上述第1导电型晶体管部和上述第2导电型晶体 管部的栅极电极的工序，在该工序中将上述栅极总线和上述栅极电 极分别沿上述第l方向延伸；形成覆盖上述栅极总线和上述栅极电极的层间膜的工序；以及 形成接点部的工序，所述接点部使上述第l导电型晶体管部和 上述第2导电型晶体管部的上述漏极区域与上述栅极总线电连接， 该接点部具有设置在上述层间膜上的平坦部、分别使上述平坦部 与上述栅极总线电连接的多个栅极总线连接部、分别使上述平坦部 与上述第l导电型晶体管部的上述漏极区域电连接的多个第l导电 型漏极连接部、分别使上述平坦部与上述第2导电型晶体管部的上 述漏极区域电连接的多个第2导电型漏极连接部，所述制造方法的特征在于在形成上述接点部的工序中，表示上述多个第l导电型漏极连接部中离上述栅极总线最近的第l导电型漏极连接部与上述栅极总线之间的最短距离的直线的方向相对于与上述第1方向正交的第2 方向倾斜。
15.根据权利要求14所述的有源矩阵基板的制造方法，其特征在于还包括在上述层间膜中形成用于上述多个第l导电型漏极连接 部的多个接触孔的工序，在形成上述多个接触孔的工序中，表示用于上述多个第l导电 型漏极连接部的多个接触孔中离上述栅极总线最近的接触孔与上述栅极总线之间的最短距离的直线的方向相对于上述第2方向倾 斜。
全文摘要
在本发明的有源矩阵基板(100)中，栅极总线(105)和栅极电极(166)沿第1方向(x方向)延伸，在将栅极总线(105)与第1导电型晶体管部(162)和第2导电型晶体管部(164)的漏极区域电连接的接点部(168)中，表示多个第1导电型漏极连接部(168c)中离栅极总线(105)最近的第1导电型漏极连接部(168c)与栅极总线(105)之间的最短距离(d1)的直线(L1)的方向相对于第2方向(y方向)倾斜。
文档编号G09F9/30GK101517629SQ200780034968
公开日2009年8月26日 申请日期2007年9月25日 优先权日2006年9月26日
发明者宫本忠芳, 田中充浩 申请人:夏普株式会社