专利名称：移位寄存器单元、栅极驱动装置及液晶显示器的制作方法
技术领域：
本发明实施例涉及驱动技术领域，尤其涉及一种移位寄存器单元、栅极驱动装置及液晶显示器。
背景技术：
在薄膜晶体管液晶显示器(ThinFilm Transistor Liquid Crystal Display，简称TFT-IXD)中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，这种技术也称作 GOA 技术(Gate on Array,简称 GOA)。采用GOA技术形成的液晶显示器栅极驱动装置包括多个移位寄存器单元，一个移位寄存器单元输出一个栅极驱动信号。移位寄存器单元需要与像素区域(像素区域是指液晶显示器的显示区域，包括多个子像素)的栅线连接，像素区域的栅线上存在负载，栅线上的负载会导致移位寄存器单元输出的栅极驱动信号产生延迟。现有技术中的栅极驱动装置中，一个移位寄存器单元输出的栅极驱动信号除了需要驱动栅线，还需要作为相邻的下一个移位寄存器单元的控制信号(例如，作为相邻的下一个移位寄存器单元的帧起始信号)输入到相邻的下一个移位寄存器单元中。这样，相邻的下一个移位寄存器单元产生的栅极驱动信号就会产生更大的延迟。以此类推，各个移位寄存器之间相当于产生了一种延迟累积，从而导致栅极驱动装置输出的栅极驱动信号准确性降低。
发明内容
本发明提供一种移位寄存器单元、栅极驱动装置及液晶显示器，用以解决现有技术中由于延迟累积导致栅极驱动装置输出的栅极驱动信号准确性低的问题。本发明实施例提供了一种移位寄存器单元，包括第一薄膜晶体管，其漏极与第一时钟信号输入端连接，源极与第一信号输出端连接；第二薄膜晶体管，其漏极与第一信号输出端连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接；第三薄膜晶体管，其漏极与所述第一时钟信号输入端连接，栅极与所述第一薄膜晶体管的栅极连接，源极与第二信号输出端连接；第四薄膜晶体管，其漏极与所述第三薄膜晶体管的漏极连接，栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接；第五薄膜晶体管，其栅极和漏极均与起始信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；电容，其两端分别与所述第一薄膜晶体管的栅极和源极连接；所述第一时钟信号输入端用于输入时钟信号；所述第二时钟信号输入端用于输入与所述第一时钟信号输入的信号反相的时钟信号；所述复位信号输入端用于输入复位信号；所述起始信号输入端用于输入起始信号；所述低电平信号输入端用于输入低电平信号；所述第一信号输出端用于输出栅极驱动信号；所述第二信号输出端用于向相邻的下一个移位寄存器单元提供控制信号。本发明还提供了一种液晶显示器栅极驱动装置，包括顺次连接的η个如前所述的移位寄存器单元；η为自然数；除第一个移位寄存器单元和第η个移位寄存器单元之外，每个移位寄存器单元的第二信号输出端均和相邻的上一个移位寄存器单元的复位信号输入端以及相邻的下一个移位寄存器单元的起始信号输入端连接；第一个移位寄存器单元的第二信号输出端与第二个移位寄存器单元的起始信号输入端连接；最后一个移位寄存器单元的第二信号输出端与第η-1个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接。本发明还提供了一种液晶显示器，包括如前所述的液晶显示器栅极驱动装置。本发明提供的移位寄存器单元、栅极驱动装置及液晶显示器，第一薄膜晶体管的栅极和第三薄膜晶体管的栅极均与第五薄膜晶体管的源极连接，第一薄膜晶体管的漏极和第三薄膜晶体管的源极均与第一时钟信号输入端连接，第三薄膜晶体管的漏极与第二信号输出端连接，第一薄膜晶体管的源极与第一信号输出端连接，这样一种连接方式可以保证第一信号输出端输出的信号和第二信号输出端输出的信号大致相同，并且由于第二信号输出端不与像素区域的栅线连接，不会受到像素区域的负载的影响，第二信号输出端输出的信号相较于第一信号输出端输出的信号，具有较小的延迟。用第二信号输出端输出的信号作为相邻的下一个移位寄存器单元所需的控制信号，可以解决由于延迟累积导致栅极驱动装置输出的栅极驱动信号准确性低的问题，提高栅极驱动信号的准确性。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1所示为本发明移位寄存器单元第一实施例的结构示意图；图2所示为图1所示的移位寄存器单元产生的栅极驱动信号的示意图；图3所示为本发明移位寄存器单元第二实施例的结构示意图；图4所示为本发明移位寄存器单元第三实施例的结构示意图；图5所示为本发明液晶显示器栅极驱动装置的结构示意图；图6所示为图5所示的液晶显示器栅极驱动装置的输入和输出信号的时序图；图7所示为图4所示移位寄存器单元的输入和输出信号的时序图；图8所示为本发明移位寄存器单元第四实施例的结构示意图；图9所示为本发明移位寄存器单元第五实施例的结构示意图。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。如图1所示为本发明移位寄存器单元第一实施例的结构示意图，该移位寄存器单元包括第一薄膜晶体管Tl、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5和电容Cl。第一薄膜晶体管Tl的漏极与第一时钟信号输入端(CLKIN)连接，源极与第一信号输出端(OUTl)连接。第二薄膜晶体管T2的漏极与第一信号输出端(OUTl)连接，栅极与复位信号输入端(RESETIN)连接，源极与低电平信号输入端(VSSIN)连接。第三薄膜晶体管T3的漏极与第一时钟信号输入端(CLKIN)连接，栅极与第一薄膜晶体管T的栅极连接，源极与第二信号输出端(OUD)连接。第四薄膜晶体管T4的漏极与第三薄膜晶体管T3的漏极连接，栅极与第二时钟信号输入端(CLKBIN)连接，源极与低电平信号输入端(VSSIN)连接。第五薄膜晶体管T5的栅极和漏极均与起始信号输入端(STVIN)连接，源极与第一薄膜晶体管Tl的栅极连接。电容Cl的两端分别与第一薄膜晶体管Tl的栅极和源极连接。其中，第一时钟信号输入端(CLKIN)用于输入时钟信号。第二时钟信号输入端(CLKBIN)用于输入与第一时钟信号输入的信号反相的时钟信号。复位信号输入端 (RESETIN)用于输入复位信号。起始信号输入端(STVIN)用于输入帧起始信号。低电平信号输入端(VSSIN)用于输入低电平信号。第一信号输出端(OUTl)用于输出栅极驱动信号。 第二信号输出端(OUD)用于向相邻的下一个移位寄存器单元提供控制信号。本发明第一实施例提供的移位寄存器单元包括第一信号输出端和第二信号输出端，第一信号输出端用于输出栅极驱动信号，即，第一信号输出端与像素区域的栅线连接。 第二信号输出端用于向相邻的下一个移位寄存器单元提供控制信号，相邻的下一个移位寄存器单元所需的控制信号可以包括复位信号和帧起始信号，相邻的上一个移位寄存器单元输出的栅极驱动信号可以作为相邻的下一个移位寄存器单元的控制信号。第一实施例中，第一薄膜晶体管的栅极和第三薄膜晶体管的栅极均与第五薄膜晶体管的源极连接，第一薄膜晶体管的漏极和第三薄膜晶体管的源极均与第一时钟信号输入端连接，第三薄膜晶体管的漏极与第二信号输出端连接，第一薄膜晶体管的源极与第一信号输出端连接，这样一种连接方式可以保证第一信号输出端输出的信号和第二信号输出端输出的信号大致相同，并且由于第二信号输出端不与像素区域的栅线连接，不会受到像素区域的负载的影响，第二信号输出端输出的信号相较于第一信号输出端输出的信号，具有较小的延迟。用第二信号输出端输出的信号作为相邻的下一个移位寄存器单元所需的控制信号，可以解决由于延迟累积导致栅极驱动装置输出的栅极驱动信号准确性低的问题，提高栅极驱动信号的准确性。第一实施例提供的移位寄存器单元，实际上是将移位寄存器单元产生的控制信号
6与栅极驱动信号分离，栅极驱动信号只用于驱动栅线，控制相邻的下一个移位寄存器单元产生栅极驱动信号的功能由第二信号输出端输出的信号实现，而不是如同现有技术那样， 一个信号输出端产生的栅极驱动信号既用于驱动栅线又用于控制相邻的下一个移位寄存器单元产生栅极驱动信号。如图2所示为图1所示的移位寄存器单元产生的栅极驱动信号的示意图。对于液晶显示器而言，当需要控制一行栅线打开时，与该行栅线连接的移位寄存器单元输出的栅极驱动信号为高电平，当需要控制该行栅线关闭时，与该行栅线连接的移位寄存器单元输出的栅极驱动信号为低电平。如果液晶显示器采用逐行扫描的方式，假设有a行栅线，液晶显示器一帧的显示时间是T，那么栅极驱动信号保持高电平的时间为T/a。然而，第一信号输出端输出的栅极驱动信号，在需要保持低电平的阶段，也可能由于时钟信号的影响而变成高电平，从而影响液晶显示器的正常显示。图1为例，第一薄膜晶体管Tl的漏极与第一时钟信号输出端连接，在栅极驱动信号需要保持低电平的阶段， 第一时钟信号输入端(CLKIN)输入的信号依然会变化到高电平，而第一时钟信号输入端 (CLKIN)输入的信号变为高电平有可能导致栅极驱动信号也变为高电平。尽管第二薄膜晶体管可以起到降栅极驱动信号的电平拉低的作用，但是第二薄膜晶体管只在复位信号输入端(RESETIN)输入的复位信号为高电平时才起到拉低电平的作用，在第二薄膜晶体管截止时，则无法保证栅极驱动信号可靠地保持在低电平。如图3所示为本发明移位寄存器单元第二实施例的结构示意图，该实施例在第一实施例的基础上增加了下拉模块11，该下拉模块与第一信号输出端(OUTl)连接，用于在控制栅极驱动信号在需要保持低电平的阶段，将栅极驱动信号的电平拉至低电平。其中，下拉模块11可以包括驱动单元Ila和下拉单元11b，其中驱动单元Ila可以与第一时钟信号输入端(CLKIN)、第二时钟信号输入端(CLKBIN)和第二信号输出端(0UT2) 连接，用于驱动下拉单元在栅极驱动信号需要保持低电平的阶段工作；下拉单元lib与驱动单元Ila和第一信号输出端(OUTl)连接，用于在驱动单元Ila的控制下将第一信号输出端(OUTl)输出的栅极驱动信号拉至低电平。如图4所示为本发明移位寄存器单元第三实施例的结构示意图，该实施例中，驱动单元Ila包括第九薄膜晶体管T9、第十薄膜晶体管TlO和第十一薄膜晶体管T11。第九薄膜晶体管T9的漏极和栅极与第一时钟信号输入端(CLKIN)连接。第十薄膜晶体管TlO 的漏极与第一时钟信号输入端(CLKIN)连接，栅极与第二时钟信号输入端(CLKBIN)连接， 源极与第九薄膜晶体管T9的源极连接。第十一薄膜晶体管Tll的漏极与第九薄膜晶体管 T9的源极和第十薄膜晶体管TlO的源极连接，栅极与第三薄膜晶体管T3的源极连接，源极与低电平信号输入端(VSSIN)连接。下拉单元lib包括第六薄膜晶体管T6、第七薄膜晶体管T7和第八薄膜晶体管T8。 第六薄膜晶体管T6的漏极与第五薄膜晶体管T5的源极连接，栅极与第九薄膜晶体管T9的源极连接，源极与低电平信号输入端(VSSIN)连接。第七薄膜晶体管T7的漏极与第一信号输出端(OUTl)连接，栅极与第九薄膜晶体管T9的源极连接，源极与低电平信号输入端 (VSSIN)连接。第八薄膜晶体管T8的漏极与第一信号输出端(OUTl)连接，栅极与第二时钟信号输入端(CLKBIN)连接，源极与低电平信号输入端(VSSIN)连接。如图5所示为本发明液晶显示器栅极驱动装置的结构示意图，该装置包括顺次连接的η个如前述各个实施例所示的移位寄存器单元；η为自然数。各个移位寄存器单元分别标记为 SR1, S&、......、SI n。除第一个移位寄存器单元SR1和第η个移位寄存器单元SIin之外，每个移位寄存器单元的第二信号输出端(OUD)均和相邻的上一个移位寄存器单元的复位信号输入端 (RESETIN)以及相邻的下一个移位寄存器单元的起始信号输入端(STVIN)连接。第一个移位寄存器单元SR1的第二信号输出端(0UT2)与第二个移位寄存器单元的起始信号输入端(STVIN)连接。最后一个移位寄存器单元SIin的第二信号输出端(0UT2)与第η-1个移位寄存器单元的复位信号输入端(RESETIN)以及自身的复位信号输入端(RESETIN)连接。各个移位寄存器单元输出的栅极驱动信号分别记为GL^ GL2........GLn。结合图5以及前述各个移位寄存器单元的实施例可以清楚看出本发明提供的栅极驱动装置中各个移位寄存器单元的连接关系。下面介绍单个移位寄存器单元中输入和输出的信号之间的时序关系，以及液晶显示器栅极驱动装置中输入和输出的信号之间的时序关系。如图6所示为图5所示的液晶显示器栅极驱动装置的输入和输出信号的时序图。 STV为帧起始信号，STV输入到第一个移位寄存器单元SR1的起始信号输入端(STVIN)，其余的移位寄存器单元的起始信号输入端(STVIN)均与相邻的上一个移位寄存器单元的第二信号输出端(OUD)连接，也就是说，其余的移位寄存器单元的起始信号输入端(STVIN)输入的是相邻的上一个移位寄存器单元的第二信号输出端(OUD)输出的信号，一个移位寄存器单元的第二信号输出端(OUD)输出的信号作为相邻的下一个移位寄存器单元的帧起始信号。每个移位寄存器单元的第一信号输出端(OUTl)输出一个栅极驱动信号，用于驱动液晶显示器的一行栅线。低电平信号(VSS)(图6中未示出VSS)输入到每个移位寄存器单元的低电平信号输入端(VSSIN)。对于第奇数个移位寄存器单元，其第一时钟信号输入端(CLKIN)用于输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN)用于输入第二时钟信号(CLKB)。对于第偶数个移位寄存器单元，其第一时钟信号输入端(CLKIN)用于数据第二时钟信号(CLKB)，第二时钟信号输入端(CLKBIN)用于输入第一时钟信号(CLK)；第一时钟信号(CLK)与第二时钟信号(CLKB)互为反相信号。如图7所示为图4所示移位寄存器单元的输入和输出信号的时序图。起始信号输入端(STVIN)输入帧起始信号(STV)，第一时钟信号输入端(CLKIN)输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN)输入第二时钟信号(CLKB)，低电平信号输入端 (VSSIN)输入低电平信号(VSS)，复位信号输入端(RESETIN)输入复位信号(RESET)，第一信号输出端(OUTl)输出栅极驱动信号(GL1),第二信号输出端(0UT2)输出用于控制第二个移位寄存器单元的控制信号(OUTPUT^)。图7中没有示出低电平信号(VSS)，低电平信号 (VSS)是一个一直保持低电平的信号。图4所示的移位寄存器单元中，第三薄膜晶体管T3的栅极、第一薄膜晶体管Tl的栅极、电容Cl的一端、第六薄膜晶体管T6的漏极和第五薄膜晶体管T5的源极的汇聚处形成P结点。第九薄膜晶体管T9的源极、第十薄膜晶体管TlO的源极、第十一薄膜晶体管Tll 的漏极、第六薄膜晶体管T6的栅极以及第七薄膜晶体管T7的栅极的汇聚处形成M结点。图 7中一并示出了 M结点和P结点处的时序。下面结合如图4、图5和图7，说明本发明提供的移位寄存器单元的工作原理。选择图7所示的时序图的一部分，并从中选择5个阶段，分别标记为A、B、C、D和
E0在A阶段，第二时钟信号(CLKB)为高电平，第十薄膜晶体管TlO导通。由于第一时钟信号(CLK)为低电平，因此，M结点的电平被拉至低电平，第六薄膜晶体管T6和第七薄膜晶体管T7截止。帧起始信号(STV)为高电平，第五薄膜晶体管T5导通，将P结点的电平拉至高电平，于是，第一薄膜晶体管Tl和第三薄膜晶体管T3导通。由于第二时钟信号(CLKB) 为高电平，第八薄膜晶体管导通，因此，第一信号输出端输出的信号(GL1)为低电平。由于第一时钟信号(CLK)为低电平，并且第三薄膜晶体管T3导通，所以第二信号输出端输出的信号(0UTPUT2)为低电平。电容Cl两端的充电电压为高电平的电平值与低电平的电平之间的差值。在B阶段，复位信号(RESET)和第二时钟信号(CLKB)为低电平，帧起始信号(STV) 为低电平，因此，第二薄膜晶体管T2、第五薄膜晶体管T5、第八薄膜晶体管T8和第十薄膜晶体管TlO截止。由于电容Cl的电荷保持作用，P结点的电平仍维持在高电平，第一薄膜晶体管Tl和第三薄膜晶体管T3保持导通。第一时钟信号(CLK)为高电平，并且第三薄膜晶体管T3导通，因此第二信号输出端输出的信号(OUTPUTS)为高电平，第十一薄膜晶体管 Tll导通。由于第一时钟信号(CLK)为高电平，第九薄膜晶体管导通，但是第十一薄膜晶体管Tll也导通，因此M结点的电平被拉至低电平，第六薄膜晶体管T6和第七薄膜晶体管T7 截止。由于第一时钟信号(CLK)为高电平，第一薄膜晶体管Tl导通，第二薄膜晶体管T2截止，因此，第一信号输出端输出的信号(GLl)为高电平。另外，在B阶段，由于电容Cl的耦合作用，将P结点的电平进一步拉高至高电平的电平值的2倍与低电平的电平之间的差值，即提高了第一薄膜晶体管Tl的栅极电压，增大了第一薄膜晶体管Tl的导通电流，这样可以使得第一信号输出端(OUTl)输出的栅极驱动信号(GL1)变得陡峭。在B阶段，第一薄膜晶体管Tl和第三薄膜晶体管的栅极均与P结点连接，第一薄膜晶体管Tl的漏极和第三薄膜晶体管T3的源极均与第一时钟信号输入端(CLKIN)连接， 因此第二信号输出端(0UT2)输出的信号(0UTPUT2)与第一信号输出端(OUTl)输出的信号 (GL1)相同，也为高电平。当该移位寄存器单元处于B阶段时，相邻的下一个移位寄存器单元处于A阶段，这样，第二信号输出端输出的信号(OUTPUTS)正好可以作为相邻的下一个移位寄存器单元的帧起始信号。在C阶段，帧起始信号(STV)为低电平，第五薄膜晶体管T5截止。第二时钟信号 (CLKB)为高电平，第十薄膜晶体管TlO导通。第一时钟信号(CLK)为低电平，第九薄膜晶体管T9截止，M点的电平被拉至低电平，第六薄膜晶体管T6和第七薄膜晶体管T7截止。第二时钟信号(CLKB)为高电平，第八薄膜晶体管T8导通，第一信号输出端(OUTl)输出的信号(GL1)为低电平。第二时钟信号(CLKB)为高电平，第四薄膜晶体管T4导通，第二信号输出端(0UT2)输出的信号(0UTPUT2)为低电平。
另外，在C阶段，复位信号(RESET)为高电平，第二薄膜晶体管T2导通，P结点的电平被拉至低电平。第二薄膜晶体管T2的导通也进一步保证了第一信号输出端(OUT)输出的信号(GL1)被可靠地拉至低电平。因为，第一信号输出端输(OUTl)与阵列基板上的栅线连接，存在较大的寄生电容，如果第二薄膜晶体管T2导通，则可以加快寄生电容放电，使得第一信号输出端(OUTl)输出的信号(GL1)快速恢复到低电平。在D阶段，复位信号(RESET)为低电平，第二薄膜晶体管T2截止。第二时钟信号 (CLKB)为低电平，第十薄膜晶体管TlO截止，第十一薄膜晶体管Tll截止。第一时钟信号 (CLK)为高电平，第九薄膜晶体管T9导通，M结点的电平被拉至高电平，第六薄膜晶体管T6 和第七薄膜晶体管T7导通，P结点和第一信号输出端(OUT)输出的信号(GL1)被拉至低电平。由于P结点为低电平，第三薄膜晶体管T3截止和第四薄膜晶体管T4截止，第二信号输出端(0UT2)输出的信号(0UTPUT2)保持低电平。在E阶段，第一时钟信号(CLK)为低电平，第九薄膜晶体管T9截止。第二时钟信号 (CLKB)为高电平，第二薄膜晶体管TlO导通和第八薄膜晶体管T8导通，由于第一时钟信号 (CLK)为低电平，因此M结点的电平被拉至低电平，第六薄膜晶体管T6和第七薄膜晶体管 T7截止。由于第八薄膜晶体管T8导通，因此第一信号输出端(OUTl)输出的信号(GL1)为低电平。第二时钟信号(CLKB)为高电平，第四薄膜晶体管T4导通，第二信号输出端(0UT2) 输出的信号(OUTPUTS)被拉至低电平。帧起始信号(STV)为低电平，第五薄膜晶体管截止， P结点保持低电平，第三薄膜晶体管T3和第四薄膜晶体管T4保持截止。在E阶段之后，帧起始信号(STV)维持低电平，移位寄存器单元的输入和输出时序信号重复D阶段和E阶段的时序信号，随着第一时钟信号(CLK)和第二时钟信号(CLKB)交替变为高电平，第八薄膜晶体管T8和第七薄膜晶体管T7交替地将第一信号输出端(OUTl) 输出的信号(GL1)拉至低电平。当帧起始信号(STV)的下一个高电平到来时，移位寄存器单元重复A-E阶段的时序。在上述A、B和C阶段，移位寄存器单元输出一个栅极驱动信号，使得与该移位寄存器单元的第一信号输出端连接的栅线控制一行TFT打开，液晶显示器的源极驱动电路的数据信号输入到像素电极，对像素电极进行充电。通过上述的工作原理的介绍可以看出，图3中，第七薄膜晶体管T7和第八薄膜晶体管T8主要起到了将栅极驱动信号GL1的电平拉低的作用，能够保证在栅极驱动信号需要保持低电平的阶段，使得栅极驱动信号可靠地维持在低电平。图4所示的移位寄存器单元中，第七薄膜晶体管T7和第八薄膜晶体管T8并不是一直导通，而是随着第一时钟信号和第二时钟信号交替变换为高电平，第七薄膜晶体管T7 和第八薄膜晶体管T8也交替导通(参见图7，CLKB和M点的时序交替变为高电平)，这样第七薄膜晶体管T7和第八薄膜晶体管T8的栅极就是处于一个交流偏置电压的作用下，而不是处于一个直流偏置电压的作用下，从而可以避免第七薄膜晶体管T7和第八薄膜晶体管T8的阈值电压Vth产生过大的漂移。如图8所示为本发明移位寄存器单元第四实施例的结构示意图，该实施例中，驱动单元的结构与图3不同。如图8所示的实施例中，驱动单元Ila包括第十二薄膜晶体管T12、第十三薄膜晶体管T13以及第十四薄膜晶体管T14。第十二薄膜晶体管T12的漏极与高电平信号输入端 (VDDIN)连接，栅极与第一时钟信号输入端(CLKIN)连接。高电平信号输入端(VDDIN)用于输入高电平信号(VDD)，高电平信号(VDD)可以是一个一直保持高电平的信号，例如可以是一个一直保持在+25伏的信号。第十三薄膜晶体管T13的漏极与第十二薄膜晶体管T12的源极连接，栅极与第二时钟信号输入端(CLKBIN)连接，源极与低电平信号输入端(VSSIN)连接。第十四薄膜晶体管T14的漏极与第十二薄膜晶体管T12的源极连接，栅极与第三薄膜晶体管T3的源极连接，源极与低电平信号输入端(VSSIN)连接。下拉单元lib包括第六薄膜晶体管T6、第七薄膜晶体管T7和第八薄膜晶体管T8。第六薄膜晶体管T6的栅极与第十二薄膜晶体管T12的源极连接，漏极与第五薄膜晶体管T5的源极连接，源极与低电平信号输入端(VSSIN)连接。第七薄膜晶体管T7的漏极与第一信号输出端(OUTl)连接，栅极与第十二薄膜晶体管T12的源极连接，源极与低电平信号输入端(VSSIN)连接。第八薄膜晶体管T8的漏极与第一信号输出端(OUTl)连接，栅极与第二时钟信号输入端(CLKBIN)连接，源极与低电平信号输入端(VSSIN)连接。如图8所示的实施例中，通过第十二薄膜晶体管T12、第十三薄膜晶体管T13和第十四薄膜晶体管T14，在M结点处产生于第二时钟信号(CLKB)交替变化的信号，使得第七薄膜晶体管T7和第八薄膜晶体管T8在栅极驱动信号需要保持低电平的阶段，交替将栅极驱动信号拉低，保证栅极驱动信号可靠地维持低电平。并且，不会导致第七薄膜晶体管和第八薄膜晶体管的阈值电压Vth产生过大的漂移。如图9所示为本发明移位寄存器单元第五实施例的结构示意图，该实施例在如图 3所示的实施例的基础上增加了第十五薄膜晶体管T15，第十五薄膜晶体管T15的漏极与第五薄膜晶体管T5的源极连接，栅极与复位信号输入端(RESETIN)连接，源极与低电平信号输入端(VSSIN)连接。图9所示的实施例中，第十五薄膜晶体管T15与第五薄膜晶体管T5的源极连接， 即与P结点连接，P结点处的电平由于电容的耦合作用被拉至很高(参见图7所示的时序)， 通过第十五薄膜晶体管T15，可以将P结点处的电荷很快释放，从而使得第一信号输出端 (OUTl)输出的栅极驱动信号(GL1)的下降沿变得陡峭。如图8所示的移位寄存器单元中也可以增加第十五薄膜晶体管T15，第十五薄膜晶体管T15与其他薄膜晶体管以及各个输入端之间的连接关系与图9相同。本发明各实施例中，第五薄膜晶体管T5的栅极和漏极均与起始信号输入端 (STVIN)连接，当输入的帧起始信号(STV)为高电平时，相当于对第一薄膜晶体管Tl进行预充电。如图9所示的实施例中，各个薄膜晶体管的宽长比可以如下第一薄膜晶体管Tl 1800微米/4. 5微米；第二薄膜晶体管T2 :800微米/4. 5微米；第三薄膜晶体管T3 200微米/4. 5微米；第四薄膜晶体管T4 :100微米/4. 5微米；第五薄膜晶体管T5 100微米/4. 5微米；第六薄膜晶体管T6 300微米/4. 5微米；第七薄膜晶体管T7 :100微米/4. 5微米；第八薄膜晶体管T8 :200微米/4. 5微米；第九薄膜晶体管T9 50微米/4. 5微米；第十薄膜晶体管TlO 200微米/4. 5微米；第十一薄膜晶体管Tll :200微米/4. 5微米；第十二薄膜晶体管T12 200微米/4. 5微米；第十三薄膜晶体管T13 50微米/4. 5微米；第十四薄膜晶体管T14 200微米/4. 5微米；第十五膜晶体管T15 :200微米 /4. 5微米。其中第一薄膜晶体管Tl、第二薄膜晶体管T2、第六薄膜晶体管T6、第七薄膜晶体管T8和第十五薄膜晶体管T15的宽长比可以根据需要相应地调大，以提高这些薄膜晶体管的驱动能力。其中电容Cl的容值可以是0. 3皮法(pF)。本发明提供的液晶显示器栅极驱动装置中，移位寄存器单元可以采用本发明各个实施例提供的移位寄存器单元，例如，可以采用如图1、图3、图4、图8或图9所示的移位寄存器单元。本发明还提供一种液晶显示器，可以包括前述各个实施例的液晶显示器栅极驱动装置。液晶显示器栅极驱动装置中的各个薄膜晶体管可以采用与像素区域的薄膜晶体管类似的制造工艺沉积在阵列基板上，较佳地，可以沉积在阵列基板的边缘处。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
1权利要求
1.一种移位寄存器单元，其特征在于，包括第一薄膜晶体管，其漏极与第一时钟信号输入端连接，源极与第一信号输出端连接； 第二薄膜晶体管，其漏极与第一信号输出端连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接；第三薄膜晶体管，其漏极与所述第一时钟信号输入端连接，栅极与所述第一薄膜晶体管的栅极连接，源极与第二信号输出端连接；第四薄膜晶体管，其漏极与所述第三薄膜晶体管的漏极连接，栅极与第二时钟信号输入端连接，源极与低电平信号输入端连接；第五薄膜晶体管，其栅极和漏极均与起始信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；电容，其两端分别与所述第一薄膜晶体管的栅极和源极连接； 所述第一时钟信号输入端用于输入时钟信号；所述第二时钟信号输入端用于输入与所述第一时钟信号输入的信号反相的时钟信号；所述复位信号输入端用于输入复位信号；所述起始信号输入端用于输入起始信号；所述低电平信号输入端用于输入低电平信号；所述第一信号输出端用于输出栅极驱动信号；所述第二信号输出端用于向相邻的下一个移位寄存器单元提供控制信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括下拉模块，用于控制所述栅极驱动信号在需要保持低电平的阶段，将所述栅极驱动信号的电平拉至低电平。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉模块包括驱动单元和下拉单元；所述驱动单元用于驱动所述下拉单元在所述栅极驱动信号需要保持低电平的阶段工作；所述下拉单元用于在所述驱动单元的控制下将所述栅极驱动信号拉至低电平。
4.根据权利要求3所述的移位寄存器单元，其特征在于，所述驱动单元包括 第九薄膜晶体管，其漏极和栅极与所述第一时钟信号输入端连接；第十薄膜晶体管，其漏极与所述第一时钟信号输入端连接，栅极与所述第二时钟信号输入端连接，源极与所述第九薄膜晶体管的源极连接；第十一薄膜晶体管，其漏极与所述第九薄膜晶体管的源极和第十薄膜晶体管的源极连接，栅极与所述第三薄膜晶体管的源极连接，源极与所述低电平信号输入端连接； 所述下拉单元包括第六薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极与所述第九薄膜晶体管的源极连接，源极与所述低电平信号输入端连接；第七薄膜晶体管，其漏极与所述第一信号输出端连接，栅极与所述第九薄膜晶体管的源极连接，源极与所述低电平信号输入端连接；第八薄膜晶体管，其漏极与所述第一信号输出端连接，栅极与所述第二时钟信号输入端连接，源极与所述低电平信号输入端连接。
5.根据权利要求3所述的移位寄存器单元，其特征在于，所述驱动单元包括第十二薄膜晶体管，其漏极与高电平信号输入端连接，栅极与所述第一时钟信号输入端连接；第十三薄膜晶体管，其漏极与所述第十二薄膜晶体管的源极连接，栅极与所述第二时钟信号输入端连接，源极与所述低电平信号输入端连接；第十四薄膜晶体管，其漏极与所述第十二薄膜晶体管的源极连接，栅极与所述第三薄膜晶体管的源极连接，源极与所述低电平信号输入端连接； 所述下拉单元包括第六薄膜晶体管，其栅极与所述第十二薄膜晶体管的源极连接，漏极与所述第五薄膜晶体管的源极连接，源极与所述低电平信号输入端连接；第七薄膜晶体管，其漏极与所述第一信号输出端连接，栅极与所述第十二薄膜晶体管的源极连接，源极与所述低电平信号输入端连接；第八薄膜晶体管，其漏极与所述第一信号输出端连接，栅极与所述第二时钟信号输入端连接，源极与所述低电平信号输入端连接；所述高电平信号输入端用于输入高电平信号。
6.根据权利要求4或5所述的移位寄存器单元，其特征在于，还包括第十五薄膜晶体管，其漏极与所述第五薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电平信号输入端连接。
7.一种液晶显示器栅极驱动装置，其特征在于，包括顺次连接的η个如权利要求1-6中任一权利要求所述的移位寄存器单元；η为自然数；除第一个移位寄存器单元和第η个移位寄存器单元之外，每个移位寄存器单元的第二信号输出端均和相邻的上一个移位寄存器单元的复位信号输入端以及相邻的下一个移位寄存器单元的起始信号输入端连接；第一个移位寄存器单元的第二信号输出端与第二个移位寄存器单元的起始信号输入端连接；最后一个移位寄存器单元的第二信号输出端与第η-1个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接。
8.根据权利要求7所述的液晶显示器栅极驱动装置，其特征在于，所述对于第奇数个移位寄存器单元，其第一时钟信号输入端用于输入第一时钟信号，第二时钟信号输入端用于输入第二时钟信号；对于第偶数个移位寄存器单元，其第一时钟信号输入端用于数据第二时钟信号，第二时钟信号输入端用于输入第一时钟信号；所述第一时钟信号与第二时钟信号互为反相信号。
9.一种液晶显示器，其特征在于，包括如权利要求7或8所述的液晶显示器栅极驱动装置。
全文摘要
本发明提供一种移位寄存器单元、栅极驱动装置及液晶显示器，其中移位寄存器单元包括五个薄膜晶体管，第一薄膜晶体管的漏极与第一时钟信号输入端连接；第三薄膜晶体管的漏极与第一时钟信号输入端连接，栅极与第一薄膜晶体管的栅极连接，源极与第二信号输出端连接；第一信号输出端用于输出栅极驱动信号；第二信号输出端用于向相邻的下一个移位寄存器单元提供控制信号。本发明提供的移位寄存器单元、栅极驱动装置和液晶显示器，将栅极驱动信号和用于控制相邻的下一个移位寄存器单元的控制信号分离开来，可以解决由于延迟累积导致的栅极驱动信号准确性低的问题。
文档编号G09G3/36GK102467890SQ201010532020
公开日2012年5月23日 申请日期2010年10月29日 优先权日2010年10月29日
发明者祁小敬, 谭文, 黄炜赟 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司