专利名称：移位寄存器单元、栅极驱动装置及液晶显示器的制作方法
技术领域：
本发明实施例涉及驱动技术领域，尤其涉及一种移位寄存器单元、栅极驱动装置及液晶显示器。
背景技术：
在薄膜晶体管液晶显示器(ThinFilm Transistor Liquid Crystal Display，简称TFT-IXD)中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，这种技术也称作 GOA 技术(Gate on Array,简称 GOA)。采用GOA技术形成的液晶显示器栅极驱动装置包括多个移位寄存器单元，每个移位寄存器单元包括多个薄膜晶体管。移位寄存器单元与像素区域(像素区域是指液晶显示器的显示区域，包括多个子像素)的栅线连接。当需要打开某行栅线时，与该行栅线连接的移位寄存器单元输出高电平的栅极驱动信号。当不需要打开该行栅线时，与该行栅线连接的移位寄存器单元输出低电平的栅极驱动信号。然而，很多情况下，移位寄存器单元输出的信号会受到输入的时钟信号的干扰，在本来不需要输出高电平信号的时候输出了高电平信号。因此，如何使得移位寄存器单元能够在需要的时候可靠地保持在低电平，是一个亟待解决的问题。
发明内容
本发明提供一种移位寄存器单元、栅极驱动装置及液晶显示器，用以解决现有技术中移位寄存器单元无法在需要保持低电平的时候可靠地保持在低电平的问题。本发明提供了一种移位寄存器单元，包括第一薄膜晶体管，其漏极与第一时钟信号输入端连接，源极与栅极驱动信号输出端连接；第二薄膜晶体管，其漏极与栅极驱动信号输出端连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接；第三薄膜晶体管，其漏极和栅极与起始信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接；电容，其两端分别与所述第一薄膜晶体管的栅极和源极连接；下拉单元，用于在所述栅极驱动信号输出端需要输出低电平信号时，将所述栅极驱动信号输出端输出的信号拉至低电平；驱动单元，用于在所述栅极驱动信号输出端需要输出低电平信号时，产生用于驱动所述下拉单元的交流驱动信号。本发明还提供了一种液晶显示器栅极驱动装置，包括顺次连接的η个如前所述的移位寄存器单元；η为自然数；除第一个移位寄存器单元和第η个移位寄存器单元之外，每个移位寄存器单元的栅极驱动信号输出端均和相邻的上一个移位寄存器单元的复位信号输入端以及相邻的下一个移位寄存器单元的起始信号输入端连接；第一个移位寄存器单元的栅极驱动信号输出端与第二个移位寄存器单元的起始信号输入端连接；最后一个移位寄存器单元的栅极驱动信号输出端与第η-1个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接。本发明还提供了一种液晶显示器，包括如前所述的液晶显示器栅极驱动装置。本发明提供的移位寄存器单元、栅极驱动装置及液晶显示器中，移位寄存器单元包括下拉单元和驱动单元，下拉单元在栅极驱动信号需要输出低电平信号的时候，将栅极驱动信号输出端输出的信号拉至低电平，这样就可以保证移位寄存器单元在需要输出低电平的时候，输出的栅极驱动信号稳定地保持在低电平。而且，驱动单元在栅极驱动信号输出单元需要输出低电平时，产生用于驱动下拉单元的交流驱动信号，这样下拉单元就是在一个交流信号的驱动下工作，可以避免下拉单元的薄膜晶体管的阈值电压发生较大偏移。
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1所示为本发明移位寄存器单元第一实施例的结构示意图；图2所示为本发明移位寄存器单元第二实施例的结构示意图；图3所示为本发明液晶显示器栅极驱动装置的结构示意图；图4所示为图3所示的液晶显示器栅极驱动装置的输入和输出信号的时序图；图5所示为图2所示的移位寄存器单元的输入输出时序图。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。如图1所示为本发明移位寄存器单元第一实施例的结构示意图，该移位寄存器单元包括第一薄膜晶体管Tl、第二薄膜晶体管Τ2、第三薄膜晶体管Τ3、第四薄膜晶体管Τ4电容Cl、下拉单元5和驱动单元6。第一薄膜晶体管Tl的漏极与第一时钟信号输入端(CLKIN)连接，源极与栅极驱动信号输出端(OUT)连接。第二薄膜晶体管T2的漏极与栅极驱动信号输出端(OUT)连接，栅极与复位信号输入端(RESETIN)连接，源极与低电平信号输入端(VSSIN)连接。
第三薄膜晶体管T3的漏极和栅极与起始信号输入端(STVIN)连接，源极与第一薄膜晶体管的栅极连接。第四薄膜晶体管Τ4的漏极与第三薄膜晶体管Τ3的源极连接，栅极与复位信号输入端(RESETIN)连接，源极与低电平信号输入端(VSSIN)连接。电容Cl的两端分别与第一薄膜晶体管Tl的栅极和源极连接。下拉单元5分别与第三薄膜晶体管Τ3的源极、低电平信号输入端(VSSIN)、第一薄膜晶体管Tl的源极、第一时钟信号输入端(CLKIN)、第二时钟信号输入端(CLKBIN)以及栅极驱动信号输出端(OUT)连接，用于在栅极驱动信号输出端(OUT)需要输出低电平信号时， 将栅极驱动信号输出端(OUT)输出的信号拉至低电平。驱动单元6与第一时钟信号输入端(CLKIN)、第二时钟信号输入端(CLKBIN)、低电平信号输入端(VSSIN)、高电平信号输入端(VDDIN)、栅极驱动信号输出端(OUT)以及下拉单元5连接，用于在栅极驱动信号输出端(OUT)需要输出低电平信号时，产生用于驱动下拉单元5的交流驱动信号。其中，第一时钟信号输入端(CLKIN)用于输入时钟信号。第二时钟信号输入端 (CLKBIN)用于输入与第一时钟信号输入端输入的信号的反相时钟信号。复位信号输入端 (RESETIN)用于输入复位信号。起始信号输入端(STVIN)用于输入起始信号。低电平信号输入端(VSSIN)用于输入低电平信号。高电平信号输入端用于输入高电平信号。栅极驱动信号输出端(OUT)用于输出栅极驱动信号。其中，驱动单元6可以包括至少一个薄膜晶体管，薄膜晶体管在栅极驱动信号输出端(OUT)需要输出低电平信号时打开，薄膜晶体管的漏极可以产生交流驱动信号，驱动下拉单元5工作，将栅极驱动信号输出端(OUT)输出的信号拉至低电平。产生的交流驱动信号可以与第一时钟信号输入端(CLKIN)输入的时钟信号的波形类似。下拉单元5可以包括至少一个薄膜晶体管，薄膜晶体管在驱动单元6产生的交流驱动信号的作用下打开，并且薄膜晶体管的源极连接低电平信号输入端(VSSIN)连接， 这样，薄膜晶体管可以起到将栅极驱动信号输出端(OUT)输出的信号拉至低电平的作用。 下拉单元5包括的薄膜晶体管的数量是多个时，可以更加可靠地将栅极驱动信号输出端 (OUT)输出的信号拉至低电平。对于液晶显示器而言，当需要控制一行栅线打开时，与该行栅线连接的移位寄存器单元输出的栅极驱动信号为高电平，当需要控制该行栅线关闭时，与该行栅线连接的移位寄存器单元输出的栅极驱动信号为低电平。如果液晶显示器采用逐行扫描的方式，假设有a行栅线，液晶显示器一帧的显示时间是T，那么栅极驱动信号保持高电平的时间为T/a。然而，第一信号输出端输出的栅极驱动信号，在需要保持低电平的阶段，也可能由于时钟信号的影响而变成高电平，从而影响液晶显示器的正常显示。图1为例，第一薄膜晶体管Tl的漏极与第一时钟信号输入端(CLKIN)连接，在栅极驱动信号需要保持低电平的阶段，第一时钟信号输入端输入的信号依然会变化到高电平，而第一时钟信号输入端输入的信号变为高电平有可能导致栅极驱动信号也变为高电平。尽管第二薄膜晶体管T2 可以起到将栅极驱动信号的电平拉低的作用，但是第二薄膜晶体管只在复位信号输入端 (RESETIN)输入的信号为高电平时才起到拉低电平的作用，在第二薄膜晶体管截止时，则无法保证栅极驱动信号可靠地保持在低电平。
本发明第一实施例提供的移位寄存器单元包括下拉单元和驱动单元，下拉单元在栅极驱动信号需要输出低电平信号的时候，将栅极驱动信号输出端输出的信号拉至低电平，这样就可以保证移位寄存器单元在需要输出低电平平的时候，输出的栅极驱动信号稳定地保持在低电平。而且，驱动单元在栅极驱动信号输出单元需要输出低电平时，产生用于驱动下拉单元的交流驱动信号，这样下拉单元就是在一个交流信号的驱动下工作，可以避免下拉单元的薄膜晶体管的阈值电压发生较大偏移。如图2所示为本发明移位寄存器单元第二实施例的结构示意图。该实施例中，驱动单元6包括第十薄膜晶体管T10、第五薄膜晶体管T5和第六薄膜晶体管T6。第十薄膜晶体管TlO的漏极与高电平信号输入端(VDDIN)连接，栅极与第一时钟信号输入端(CLKIN)连接。第五薄膜晶体管T5的漏极与第十薄膜晶体管TlO的源极连接， 栅极与第二时钟信号输入端(CLKBIN)连接，源极与低电平信号输入端(VSSIN)连接。第六薄膜晶体管T6的漏极与第十薄膜晶体管TlO的源极连接，栅极与栅极驱动信号输出端 (OUT)连接，源极与低电平信号输入端(VSSIN)连接。下拉单元5包括第七薄膜晶体管T7、第八薄膜晶体管T8和第九薄膜晶体管T9。第七薄膜晶体管T7的漏极与第三薄膜晶体管T3的源极连接，栅极与第十薄膜晶体管TlO的源极连接，源极与低电平信号输入端(VSSIN)连接。第八薄膜晶体管T8的漏极与第一薄膜晶体管Tl的源极连接，栅极与第十薄膜晶体管TlO的源极连接，源极与低电平信号输入端 (VSSIN)连接。第九薄膜晶体管T9的漏极与栅极驱动信号输出端(OUT)连接，栅极与第二时钟信号输入端(CLKBIN)连接，源极与低电平信号输入端(VSSIN)连接。如图3所示为本发明液晶显示器栅极驱动装置的结构示意图，该装置包括顺次连接的η个如前述各个实施例所示的移位寄存器单元；η为自然数。各个移位寄存器单元分别标记为 SR1, S&、......、SI n。除第一个移位寄存器单元SR1和第η个移位寄存器单元SIin之外，每个移位寄存器单元的栅极驱动信号输出端(OUT)均和相邻的上一个移位寄存器单元的复位信号输入端 (RESETIN)以及相邻的下一个移位寄存器单元的起始信号输入端(STVIN)连接。第一个移位寄存器单元SR1的栅极驱动信号输出端(OUT)与第二个移位寄存器单元的起始信号输入端(STVIN)连接。最后一个移位寄存器单元SIin的栅极驱动信号输出端(OUT)与第n-1个移位寄存器单元的复位信号输入端(RESETIN)以及自身的复位信号输入端(RESETIN)连接。各个移位寄存器单元输出的栅极驱动信号分别记为GL^ GL2........GLn.结合图3以及前述各个移位寄存器单元的实施例可以清楚看出本发明提供的栅极驱动装置中各个移位寄存器单元的连接关系。下面介绍单个移位寄存器单元中输入和输出的信号之间的时序关系，以及液晶显示器栅极驱动装置中输入和输出的信号之间的时序关系。如图4所示为图3所示的液晶显示器栅极驱动装置的输入和输出信号的时序图。 STV为帧起始信号，STV输入到第一个移位寄存器单元SR1的起始信号输入端(STVIN)，其余的移位寄存器单元的起始信号输入端(STVIN)均与相邻的上一个移位寄存器单元的栅极驱动信号输出端(OUT)连接，也就是说，其余的移位寄存器单元的起始信号输入端(STVIN) 输入的是相邻的上一个移位寄存器单元的栅极驱动信号输出端(OUT)输出的信号。每个移位寄存器单元的栅极驱动信号输出端(OUT)输出一个栅极驱动信号，用于驱动液晶显示器的一行栅线。低电平信号(VSS)和高电平信号(VDD)分别(图4中未示出VSS和VDD)输入到每个移位寄存器单元的低电平信号输入端(VSSIN)和高电平信号输入端(VDDIN)。对于第奇数个移位寄存器单元，其第一时钟信号输入端(CLKIN)用于输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN)用于输入第二时钟信号(CLKB)。对于第偶数个移位寄存器单元，其第一时钟信号输入端(CLKIN)用于输入第二时钟信号(CLKB)，第二时钟信号输入端(CLKBIN)用于输入第一时钟信号(CLK)；第一时钟信号(CLK)与第二时钟信号(CLKB)互为反相信号。如图5所示为图2所示的移位寄存器单元的输入输出时序图。图2所示的移位寄存器单元的起始信号输入端(STVIN)输入帧起始信号(STV)，第一时钟信号输入端(CLKIN) 输入第一时钟信号(CLK)，第二时钟信号输入端(CLKBIN)输入第二时钟信号(CLKB)，低电平信号输入端(VSSIN)输入低电平信号(VSS)，复位信号输入端(RESETIN)输入复位信号 (RESET)，栅极驱动信号输出端(OUT)输出栅极驱动信号(GL1)。图5中没有示出低电平信号(VSQ和高电平信号(VDD)。高电平信号(VDD)是一个一直保持高电平的信号。图2所示的移位寄存器单元中，第三薄膜晶体管T3的栅极、第一薄膜晶体管Tl的栅极、电容Cl的一端、第七薄膜晶体管T7的漏极和第三薄膜晶体管T3的源极的汇聚处形成P结点。第八薄膜晶体管T6的栅极、第七薄膜晶体管T7的栅极、第五薄膜晶体管T5的漏极以及第六薄膜晶体管T6的漏极的汇聚处形成M结点。图3中一并示出了 M结点和P 结点处的时序。下面结合如图2、图3、图4和图5，说明本发明提供的移位寄存器单元的工作原理， 假设图2所示的移位寄存器单元是如图3所示的栅极驱动装置中的第一个移位寄存器单兀。选择图5所示的时序图的一部分，并从中选择5个阶段，分别标记为A、B、C、D和E。在A阶段，第二时钟信号(CLKB)为高电平，第九薄膜晶体管T9导通，第五薄膜晶体管T5导通。第一时钟信号(CLK)为低电平，第四薄膜晶体管T4和第六薄膜晶体管T6截止，因此，M结点的电平被拉至低电平，第七薄膜晶体管T7和第八薄膜晶体管T8截止。帧起始信号(STV)为高电平，第三薄膜晶体管T3工作于饱和区，P结点处的电平被拉至高电平，第一薄膜晶体管Tl导通。由于第九薄膜晶体管T9导通，第九薄膜晶体管T9的源极与低电平信号输入端(VSSIN)连接，所以栅极驱动信号输出端(OUT)输出的信号(GL1)被拉至低电平。电容Cl两端的充电电压为高电平的电平值与低电平的电平之间的差值。在B阶段，复位信号(RESET)和第二时钟信号(CLKB)为低电平，帧起始信号(STV) 为低电平，因此，第三薄膜晶体管T3、第十薄膜晶体管T10、第二薄膜晶体管T2、第九薄膜晶体管T9截止和第五薄膜晶体管T5截止。由于电容Cl的电荷保持作用，P结点的电平仍维持在高电平，第一薄膜晶体管Tl保持导通。第一时钟信号(CLK)为高电平，第十薄膜晶体管TlO导通。由于第一薄膜晶体管Tl保持导通，而且第一时钟信号(CLK)为高电平，因此栅极驱动信号输出端(OUT)输出的信号(GL1)为高电平，第六薄膜晶体管T6导通，M结点保持低电平，第七薄膜晶体管T7和第八薄膜晶体管T8截止。
另外，在B阶段，由于电容Cl的耦合作用，将P结点的电平进一步拉高至高电平的电平值的2倍与低电平的电平之间的差值，即提高了第一薄膜晶体管Tl的栅极电压，增大了第一薄膜晶体管Tl的导通电流，这样可以使得栅极驱动信号输出端(OUT)输出的栅极驱动信号(GL1)变得陡峭。当该移位寄存器单元处于B阶段时，相邻的下一个移位寄存器单元处于A阶段，这样，栅极驱动信号输出端(OUT)输出的信号(GL1)正好可以作为相邻的下一个移位寄存器单元的帧起始信号。在C阶段，帧起始信号(STV)为低电平，第三薄膜晶体管T3截止。第二时钟信号 (CLKB)为高电平，第九薄膜晶体管T9导通，第五薄膜晶体管T5导通。第一时钟信号(CLK) 为低电平，第十薄膜晶体管TlO截止，M点的电平被拉至低电平，第七薄膜晶体管T7和第八薄膜晶体管T8截止。由于第九薄膜晶体管T9导通，栅极驱动信号输出端(OUT)输出的信号(GL1)为低电平。另外，在C阶段，复位信号(RESET)为高电平，第二薄膜晶体管T2和第四薄膜晶体管T4导通，P结点的电平被拉至低电平。第二薄膜晶体管T2的导通也进一步保证了栅极驱动信号输出端(OUT)输出的信号(GL1)被可靠地拉至低电平。因为，栅极驱动信号输出端输(OUT)与阵列基板上的栅线连接，存在较大的寄生电容，如果第二薄膜晶体管T2导通， 则可以加快寄生电容放电，使得栅极驱动信号输出端(OUT)输出的信号(GL1)快速恢复到低电平。在D阶段，复位信号(RESET)为低电平，第二薄膜晶体管T2和第四薄膜晶体管T4 截止。第二时钟信号(CLKB)为低电平，第九薄膜晶体管T9和第五薄膜晶体管T5截止。第一时钟信号(CLK)为高电平，第四薄膜晶体管T4导通，M结点的电平被拉至高电平，第七薄膜晶体管T7和第八薄膜晶体管T8导通，P结点和栅极信号输出端(OUT)输出的信号(GL1) 被拉至低电平。在E阶段，第一时钟信号(CLK)为低电平，第四薄膜晶体管T4截止。第二时钟信号(CLKB)为高电平，第九薄膜晶体管T9和第五薄膜晶体管T5导通，由于第四薄膜晶体管 T4截止，因此M结点的电平被拉至低电平，第七薄膜晶体管T7和第八薄膜晶体管T8截止。 由于第九薄膜晶体管T9导通，因此栅极驱动信号输出端(OUT)输出的信号(GL1)为低电平。 帧起始信号(STV)为低电平，第三薄膜晶体管T3截止，P结点保持低电平。在E阶段之后，帧起始信号(STV)维持低电平，移位寄存器单元的输入和输出时序信号重复D阶段和E阶段的时序信号，随着第一时钟信号(CLK)和第二时钟信号(CLKB) 交替变为高电平，第七薄膜晶体管T7和第八薄膜晶体管T8交替地将栅极驱动信号输出端 (OUT)输出的信号(GL1)拉至低电平。当帧起始信号(STV)的下一个高电平到来时，移位寄存器单元重复A-E阶段的时序。在上述A、B和C阶段，移位寄存器单元输出一个栅极驱动信号，使得与该移位寄存器单元的第一信号输出端连接的栅线控制一行TFT打开，液晶显示器的源极驱动电路的数据信号输入到像素电极，对像素电极进行充电。通过上述的工作原理的介绍可以看出，图2中，第七薄膜晶体管T7和第八薄膜晶体管T8主要起到了将栅极驱动信号GL1的电平拉低的作用，能够保证在栅极驱动信号需要保持低电平的阶段，使得栅极驱动信号可靠地维持在低电平。图2所示的移位寄存器单元中，第七薄膜晶体管T7和第八薄膜晶体管T8并不是一直导通，而是随着第一时钟信号(CLK)和第二时钟信号(CLKB)交替变换为高电平，第七薄膜晶体管T7和第八薄膜晶体管T8也交替导通(参见图5，CLKB和M点的时序交替变为高电平)，这样第七薄膜晶体管T7和第八薄膜晶体管T8的栅极就是处于一个交流偏置电压的作用下，而不是处于一个直流偏置电压的作用下，从而可以避免第七薄膜晶体管T7和第八薄膜晶体管T8的阈值电压Vth产生过大的漂移。如图2所示的实施例中，各个薄膜晶体管的宽长比可以如下第一薄膜晶体管Tl 1800微米/4. 5微米；第二薄膜晶体管T2 :800微米/4. 5微米；第三薄膜晶体管T3 :100微米/4. 5微米；第四薄膜晶体管T4 :200微米/4. 5微米；第五薄膜晶体管T5 200微米/4. 5微米；第六薄膜晶体管T6 :200微米/4. 5微米；第七薄膜晶体管T7 :300微米/4. 5微米；第八薄膜晶体管T8 :100微米/4. 5微米；第九薄膜晶体管T9 100微米/4. 5微米；第十薄膜晶体管TlO 50微米/4. 5微米；。其中第一薄膜晶体管Tl、 第二薄膜晶体管T2、第七薄膜晶体管T7、第八薄膜晶体管T8和第四薄膜晶体管T4的宽长比可以根据需要相应地调大，以提高这些薄膜晶体管的驱动能力。其中电容Cl的容值可以是0. 3皮法(pF)。本发明还提供一种液晶显示器，可以包括前述各个实施例的液晶显示器栅极驱动装置。液晶显示器栅极驱动装置中的各个薄膜晶体管可以采用与像素区域的薄膜晶体管类似的制造工艺沉积在阵列基板上，较佳地，可以沉积在阵列基板的边缘处。最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
权利要求
1.一种移位寄存器单元，其特征在于，包括第一薄膜晶体管，其漏极与第一时钟信号输入端连接，源极与栅极驱动信号输出端连接；第二薄膜晶体管，其漏极与栅极驱动信号输出端连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接；第三薄膜晶体管，其漏极和栅极与起始信号输入端连接，源极与所述第一薄膜晶体管的栅极连接；第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接；电容，其两端分别与所述第一薄膜晶体管的栅极和源极连接； 下拉单元，用于在所述栅极驱动信号输出端需要输出低电平信号时，将所述栅极驱动信号输出端输出的信号拉至低电平；驱动单元，用于在所述栅极驱动信号输出端需要输出低电平信号时，产生用于驱动所述下拉单元的交流驱动信号。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述驱动单元包括第十薄膜晶体管，其漏极与所述高电平信号输入端连接，栅极与第一时钟信号输入端连接；第五薄膜晶体管，其漏极与所述第十薄膜晶体管的源极连接，栅极与所述第二时钟信号输入端连接，源极与所述低电平信号输入端连接；第六薄膜晶体管，其漏极与所述第十薄膜晶体管的源极连接，栅极与所述栅极驱动信号输出端连接，源极与所述低电平信号输入端连接。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述下拉单元包括第七薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述第十薄膜晶体管的源极连接，源极与所述低电平信号输入端连接；第八薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与所述第十薄膜晶体管的源极连接，源极与所述低电平信号输入端连接；第九薄膜晶体管，其漏极与所述栅极驱动信号输出端连接，栅极与所述第二时钟信号输入端连接，源极与所述低电平信号输入端连接。
4.一种液晶显示器栅极驱动装置，其特征在于，包括顺次连接的η个如权利要求1-3中任一权利要求所述的移位寄存器单元；η为自然数；除第一个移位寄存器单元和第η个移位寄存器单元之外，每个移位寄存器单元的栅极驱动信号输出端均和相邻的上一个移位寄存器单元的复位信号输入端以及相邻的下一个移位寄存器单元的起始信号输入端连接；第一个移位寄存器单元的栅极驱动信号输出端与第二个移位寄存器单元的起始信号输入端连接；最后一个移位寄存器单元的栅极驱动信号输出端与第η-1个移位寄存器单元的复位信号输入端以及自身的复位信号输入端连接。
5.根据权利要求4所述的液晶显示器栅极驱动装置，其特征在于，对于第奇数个移位寄存器单元，其第一时钟信号输入端用于输入第一时钟信号，第二时钟信号输入端用于输入第二时钟信号；对于第偶数个移位寄存器单元，其第一时钟信号输入端用于输入第二时钟信号，第二时钟信号输入端用于输入第一时钟信号；所述第一时钟信号与第二时钟信号互为反相信号。
6. 一种液晶显示器，其特征在于，包括如权利要求4或5所述的液晶显示器栅极驱动装置。
全文摘要
本发明提供一种移位寄存器单元、栅极驱动装置及液晶显示器，其中移位寄存器单元包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管，还包括驱动单元和下拉单元，下拉单元用于在栅极驱动信号输出端需要输出低电平信号时，将栅极驱动信号输出端输出的信号拉至低电平；驱动单元用于在栅极驱动信号输出端需要输出低电平信号时，产生用于驱动下拉单元的交流驱动信号。由于移位寄存器单元包括驱动单元和下拉单元，这样就可以保证移位寄存器单元在需要输出低电平的时候，输出的栅极驱动信号稳定地保持在低电平，而且下拉单元在一个交流电流驱动下工作，可以避免下拉单元的薄膜晶体管的阈值电压发生较大偏移。
文档编号G09G3/36GK102467891SQ20101053203
公开日2012年5月23日 申请日期2010年10月29日 优先权日2010年10月29日
发明者祁小敬, 谭文, 青海刚 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司