专利名称：移位寄存器和阵列基板栅极驱动电路的制作方法
技术领域：
本实用新型涉及液晶显示器技术领域，尤其涉及一种移位寄存器和由这些移位寄存器级联构成的阵列基板栅极驱动(Gate Drive on Array,简称GOA)电路
背景技术：
GOA技术是液晶面板的栅极驱动技术之一，其基本概念是将液晶面板的栅极驱动电路集成在阵列基板上，形成对液晶面板的扫描驱动。相比传统的将芯片固定于柔性印刷电路上的C0F(Chip On Flexible Pri nted Circuit)和将芯片固定于玻璃上的C0G(Chipon Glass)工艺，GOA技术不仅节省了成本，而且液晶面板可以做到两边对称的美观设计，也省去了栅极驱动电路的焊接(bonding)区域以及扇出(fan-out)布线空间，实现窄边框的设计；同时由于可以省去栅极方向焊接的工艺，对产能和良率提升也较有利。但是相比COF和COG技术，GOA技术的设计存在一定的问题，例如由于a-Si长期工作阈值电压偏移带来的电路寿命问题等。此外，由于a-Si的迁移率较低，为了满足电路中一些薄膜晶体管(ThinFilm Transistor，简称TFT)较高Ion (TFT的开态电流)的要求，只能通过增大TFT的沟道宽度来满足，这样会带来空间上的尺寸增加和功耗的增加。在实际产品的GOA设计中，如何使用最少的电路元器件来实现移位寄存功能，并且保证功耗低、长期稳定工作，是GOA设计的关键问题。而常规的GOA电路中所使用的基本移位寄存器常常存在功耗和噪声都较大的问题。
发明内容为了解决上述问题，本实用新型提供一种移位寄存器和由这些移位寄存器级联构成的GOA电路，以有效地对I3U点和OUT节点放电以及抑制噪声。为了实现以上目的，本实用新型提供的移位寄存器包括第一薄膜晶体管，其栅极和源极均与信号输入端连接，漏极与第一节点连接；第二薄膜晶体管，其栅极与复位信号输入端连接，漏极与第一节点连接，源极与信号输出端连接；第三薄膜晶体管，其栅极与第一节点连接，源极与第一时钟信号输入端连接，漏极与信号输出端连接；第四薄膜晶体管，其栅极与复位信号输入端连接，源极与信号输出端连接，漏极与低电平直流信号源连接；第五薄膜晶体管，其源极与第二时钟信号输入端连接，漏极与第二节点连接；第六薄膜晶体管，其栅极与第一节点连接，漏极与第二节点连接，源极与低电平直流信号源连接；第八薄膜晶体管，其栅极与第一节点连接，源极与第五薄膜晶体管的栅极连接，漏极与低电平直流信号源连接；第九薄膜晶体管，其栅极和源极均与第二时钟信号输入端连接，漏极与第五薄膜晶体管的栅极连接；放电控制模块，其用于通过第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管对第二节点电压的控制分别对第一节点和信号输出端的噪声信号放电。优选地，所述放电控制模块包括第十薄膜晶体管，其栅极与第二节点连接，源极与信号输出端连接，漏极与第一节点连接；第十一薄膜晶体管，其栅极与第二节点连接，源极与信号输出端连接，漏极与低电平直流信号源连接。另外，本实用新型相应地提供一种阵列基板栅极驱动电路，其由上述移位寄存器级联构成。本实用新型的有益效果是通过复位信号的控制实现对第一节点和信号输出节点的放电，并通过第二节点电压的控制实现对第一节点和信号输出节点的噪声信号的放电，从而有效地对第一节 点和信号输出节点放电以及抑制噪声。
图I是本实用新型的移位寄存器的结构框图；图2是本实用新型的一个实施例的移位寄存器的电路图；图3是本实用新型的GOA电路的结构框图。
具体实施方式
以下，将参照附图和实施例对本实用新型进行详细描述。图I是本实用新型的移位寄存器的结构框图。如图I所示，第一薄膜晶体管(Ml)的栅极和源极均与信号输入端(INPUT)连接，漏极与第一节点(即，PU节点)连接。第二薄膜晶体管(M2)的栅极与复位信号输入端(RESET)连接，漏极与节点连接，源极与信号输出端(OUTPUT)连接。第三薄膜晶体管(M3)的栅极与I3U节点连接，源极与第一时钟信号输入端(CLK)连接，漏极与OUTPUT连接。第四薄膜晶体管(M4)的栅极与RESET连接，源极与OUTPUT连接，漏极与低电平直流信号源(VSS)连接。第五薄膜晶体管(M5)的源极与第二时钟信号输入端(CLKB)连接，漏极与第二节点(即，H)节点)连接。第六薄膜晶体管(M6)的栅极与I3U节点连接，漏极与H)节点连接，源极与VSS连接。第八薄膜晶体管(M8)的栅极与I3U节点连接，源极与M5的栅极连接，漏极与VSS连接。第九薄膜晶体管(M9)的栅极和源极均与CLKB连接，漏极与M5的栅极连接。放电控制模块用于通过M5、M6、M8和M9对PD电压的控制分别对I3U节点和OUTPUT ( S卩，OUT节点)的噪声信号放电。图2是本实用新型的一个实施例的移位寄存器的电路图。如图2所示，所述放电控制模块包括第十薄膜晶体管(Mio)和第i^一薄膜晶体管(Mll)，其中，MlO的栅极与ro节点连接，源极与OUTPUT连接，漏极与PU节点连接；M11的栅极与ro节点连接，源极与OUTPUT连接，漏极与VSS连接。以下，对图2所示移位寄存器的工作原理进行分析。首先，使用Ml M4和Cl实现最基本的移位寄存功能。在置位阶段，INPUT信号为高时，Ml导通，对I3U节点充电，当CLK信号为高时，M3导通，OUTPUT输出CLK的脉冲，同时Cl的自举(bootstrapping)作用将PU节点进一步拉高。之后在复位阶段,复位信号(下行输出)将M2和M4开启，对PU节点和OUT节点放电。也就是说，通过RESET信号的控制分别实现对I3U点和OUT节点的放电。M5、M6、M8和M9这4个TFT控制PD节点的电压，进而通过MlO和Mll对PU节点和OUT节点放电。也就是说，通过ro电压的控制分别实现对I3U点和OUT节点的噪声信号的放电，从而有效地抑制噪声。图3是由图I所示移位寄存器级联构成的GOA电路的结构框图。如图3所示，对于第N级移位寄存器而言，第N-I级移位寄存器的OUTPUT连接至第N级移位寄存器的INPUT，第N+1级移位寄存器的OUTPUT连接至第N级移位寄存器的RESET。也就是说，除去第一级移位寄存器和最后一级移位寄存器，中间的每级移位寄存器的OUTPUT输出的信号既用作上一级移位寄存器的复位信号，又用作下一级移位寄存器的输入信号。第一级移位寄存器的INPUT连接至初始脉冲信号(未显示)，OUTPUT连接至下一级移位寄存器的INPUT。最后一级移位寄存器的RESET连接至用于产生最后一级的复位信号的电路，OUTPUT连接至上一级移位寄存器的RESET。相邻两级移位寄存器的CLK输入的时钟信号互为反相，CLKB输入的时钟信号互为反相。[0018]以上已参照附图和实施例对本实用新型进行了详细描述，但是，应该理解，本实用新型并不限于以上所公开的示例性实施例。应该给予权利要求以最广泛的解释，以涵盖所公开的示例性实施例的所有变型、等同结构和功能。
权利要求1.一种移位寄存器，包括 第一薄膜晶体管，其栅极和源极均与信号输入端连接，漏极与第一节点连接； 第二薄膜晶体管，其栅极与复位信号输入端连接，漏极与第一节点连接，源极与信号输出端连接； 第三薄膜晶体管，其栅极与第一节点连接，源极与第一时钟信号输入端连接，漏极与信号输出端连接； 第四薄膜晶体管，其栅极与复位信号输入端连接，源极与信号输出端连接，漏极与低电平直流信号源连接； 第五薄膜晶体管，其源极与第二时钟信号输入端连接，漏极与第二节点连接； 第六薄膜晶体管，其栅极与第一节点连接，漏极与第二节点连接，源极与低电平直流信号源连接； 第八薄膜晶体管，其栅极与第一节点连接，源极与第五薄膜晶体管的栅极连接，漏极与低电平直流信号源连接； 第九薄膜晶体管，其栅极和源极均与第二时钟信号输入端连接，漏极与第五薄膜晶体管的栅极连接； 放电控制模块，其用于通过第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管对第二节点电压的控制分别对第一节点和信号输出端的噪声信号放电。
2.根据权利要求I所述的移位寄存器，其特征在于，所述放电控制模块包括 第十薄膜晶体管，其栅极与第二节点连接，源极与信号输出端连接，漏极与第一节点连接； 第十一薄膜晶体管，其栅极与第二节点连接，源极与信号输出端连接，漏极与低电平直流信号源连接。
3.一种阵列基板栅极驱动电路，其包括级联的权利要求I或2所述的移位寄存器，其中， 第一级移位寄存器的信号输入端连接至初始脉冲信号，信号输出端连接至下一级移位寄存器的信号输入端， 最后一级移位寄存器的复位信号输入端连接至用于产生最后一级的复位信号的电路，信号输出端连接至上一级移位寄存器的复位信号输入端， 除第一级移位寄存器和最后一级移位寄存器之外的其余每个寄存器的信号输出端连接至下一级移位寄存器的信号输入端，并连接至上一级移位寄存器的复位信号输入端，相邻两级移位寄存器的第一时钟信号输入端输入的时钟信号互为反相，第二时钟信号输入端输入的时钟信号互为反相。
专利摘要本实用新型提供一种移位寄存器，其包括用于实现基本移位寄存器功能的第一薄膜晶体管至第四薄膜晶体管、用于对第二节点电压进行控制的第五薄膜晶体管、第六薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管以及用于对第一节点和信号输出端放电的放电控制模块。另外，提供由上述移位寄存器级联构成的GOA电路。本实用新型通过对第二节点电压的控制实现对第一节点和信号输出节点的噪声信号的放电，从而有效地对第一节点和信号输出节点放电以及抑制噪声。
文档编号G09G3/36GK202363089SQ201120534529
公开日2012年8月1日 申请日期2011年12月19日 优先权日2011年12月19日
发明者孙阳 申请人:京东方科技集团股份有限公司