专利名称：移位寄存器单元、栅极驱动电路、阵列基板和显示装置的制作方法
技术领域：
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路、阵列基板和显示装置。
背景技术：
平板显示器，因其超薄节能而发展迅速。多数平板显示器中要用到移位寄存器，目前，通过GOA (Gate on Array)方法实现的移位寄存器不但能够集成在栅极驱动集成电路(IC)上，还能减少一道显示面板的制作工序，因此，节约成本，所以近几年来，GOA技术被广泛应用于平板显示器制造工艺中。如图I所示，其为一种目前的GOA设计方案，包括多个分层且级联的移位寄存器S/R(l)、S/R(2)、S/R(3)…S/R(N)。每一移位寄存器S/R(n) (I彡η彡N)通过自身的信 号输出OUTPUT端将扫描信号输出到与之对应的栅线G(n)，并将扫描信号输出到S/R(n-1)的复位信号RESTE端和S/R(n+1)的信号输入INPUT端，所述扫描信号分别对S/R(n_l)和S/R(n+1)起到复位和启动的作用，其中，S/R(l)的通过自身的信号输入端输入帧起始信号STV,且各移位寄存器通过参考信号VSS端输入VSS，能够实现逐行扫描的目的。上述移位寄存器单元S/R(n)的内部结构示意图可以如图2所示，其由12个薄膜场效应晶体管(TFT，Thin Film Transistor)(图 2 中分别以 M1、M2、M3、M4、M5、M6、M8、M9、M10、M11、M12、M13进行标识)和I个电容CAP (图2中以Cl标识)，对应的控制时序图如图3所示，对于每一移位寄存器单元S/R (η)来说，其可能处于以下三种控制状态UINPUT端和CLKB为高电平，CLK为低电平，此时，Μ1、Μ13、Μ9、Μ8、Μ5、Μ6和Μ12处于打开状态，其它TFT处于关闭状态，这种情况下，INPUT端输入信号，而由于CLK处于低电平状态，因此，OUTPUT端输出低电平信号；2 ) INPUT端和CLKB为低电平，CLK为高电平，此时，M3、M9、M5、M6和M8处于打开状态，其它TFT处于关闭状态，这种情况下，OUTPUT端输出高电平信号；3)CLKB为高电平，INPUT端和CLK为低电平，此时，M13、M12、M11、M10、M2、M4、M5和M9处于打开状态，其余TFT处于关闭状态，这种情况，对上一级移位寄存器单元进行复位操作。由上述描述可知，由于第N级移位寄存器单元使用其第N-I级移位寄存器单元的输出信号作为输入信号，当该第N级移位寄存器单兀处于上述第一种控制状态时，由于电容Cl的存在，导致第N级移位寄存器的OUTPUT端将输出噪声，即第N-I级移位寄存器单元的输出导致第N级移位寄存器单元的输出产生噪声。
发明内容
本发明实施例提供一种移位寄存器单元、栅极驱动电路、阵列基板和显示装置，用以减少上一级移位寄存器单元的输出导致下一级移位寄存器单元的输出所产生的噪声。本发明实施例提供一种移位寄存器单元，其各级至少包括信号输入INPUT端、信号输出OUTPUT端，以及与所述OUTPUT端连接以向所述OUTPUT端提供输出信号的电容CAP，所述移位寄存器单元还包括开关，所述开关位于所述CAP和OUTPUT端之间，所述开关在所述CAP充电时处于闭合状态。本发明实施例提供一种栅极驱动电路，包括上述移位寄存器单元。本发明实施例提供一种阵列基板，包括上述栅极驱动电路。本发明实施例提供一种显示装置，包括上述阵列基板。本发明实施例提供的移位寄存器单元、栅极驱动电路、阵列基板·和显示装置，通过在CAP和OUTPUT端之间增加一个开关，当INPUT端为CAP充电时，该开关处于闭合状态，这样，能够避免OUTPUT端被CAP耦合输出噪声。从而，当多个移位寄存器单元分层级联组成移位寄存器时，能够减少上一级移位寄存器单元的输出导致下一级移位寄存器单元的输出所产生的噪声。本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
图I为现有技术中，移位寄存器的连接结构示意图；图2为现有技术中，移位寄存器单元内部电路连接结构示意图；图3为现有技术中，移位寄存器时序控制示意图；图4为本发明实施例中，第一种移位寄存器单元内部电路连接结构示意图；图5为本发明实施例中，第二种移位寄存器单元内部电路连接结构示意图；图6为本发明实施例中，第三种移位寄存器单元内部电路连接结构示意图。
具体实施例方式为了减少上一级移位寄存器单元的输出导致下一级移位寄存器单元的输出所产生的噪声，本发明实施例提供了一种移位寄存器单元、栅极驱动电路、阵列基板和显示装置。以下结合说明书附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明，并且在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。实施例提供一种移位寄存器单元，如图4所示，为本发明实施例提供移位寄存器单元的电路结构示意图，其在图2的基础上，在电容(CAP，图2中以Cl标识)和信号输出OUTPUT端之间增加了一个开关，较佳地，该开关可以但不限于为TFT，当信号输入INPUT端为CAP充电时，该开关处于闭合状态，这样，能够避免输出端被CAP耦合输出噪声。当该开关为TFT时，其连接方式如下(图4中以M7标识新增的TFT):该TFT源极与CAP相连，漏极与OUTPUT端相连，栅极与时钟信号CLK相连。具体实施时，移位寄存器单元还可以包括复位信号RESET端、参考信号VSS端以及上拉I3U节点，位于上拉PU节点和OUTPUT端之间的电容CAP，其中，当INPUT端接收的输入信号为高电平时，CLKB在为高电平，CLK为低电平，同时上拉PU节点和电容CAP为充电状态，此时OUTPUT端的输出信号为低电平；当INPUT端接收的输入信号为低电平，且CLKB为低电平、CLK为高电平时，PU节点的电位被拉高，OUTPUT端的输出信号为高电平；当INPUT端接收的输入信号为低电平，且CLKB为高电平、CLK为低电平时，PU节点的电位被拉低，OUTPUT端的输出信号为低电平；RESET端与本级移位寄存器的下一级移位寄存器的信号输出端连接；VSS端用于输入低电平信号，以提供参考电压。图4所示的移位寄存器包括第一薄膜晶体管M1，第二薄膜晶体管M2，第三薄膜晶体管M3，第四薄膜晶体管M4，第五薄膜晶体管M5，第六薄膜晶体管M6，第七薄膜晶体管M7，第八薄膜晶体管M8，第九薄膜晶体管M9，第十薄膜晶体管M10，第十一薄膜晶体管M11，第十二薄膜晶体管Ml2，第十三薄膜晶体管Ml3，电容Cl，上拉PU节点，下拉H)节点，下拉连接PD CN节点，其中
Ml的栅极和漏极与信号输入INPUT端连接，源极与上拉I3U节点连接；M2的栅极与复位信号RESET端连接，漏极与上拉I3U节点连接，源极与参考信号VSS端连接；M3的栅极与上拉I3U节点连接，漏极与时钟信号CLK连接，源极与信号输出OUTPUT端连接；M4的栅极与复位信号RESET端连接，漏极与信号输出OUTPUT端连接，源极与参考信号VSS端连接；M5的栅极与下拉连接H) CN节点连接，漏极与时钟信号CLKB连接，源极与下拉H)节点连接；M6的栅极与上拉I3U节点连接，漏极与下拉H)节点连接，源极与参考信号VSS端连接；M7的栅极与时钟信号CLK连接，漏极与信号输出OUTPUT端相连，源极与电容Cl连接;M8的栅极与上拉I3U节点连接，漏极与下拉连接H) CN节点连接，源极与参考信号VSS端连接；M9的栅极和漏极与时钟信号CLKB连接，源极与下拉连接H) CN节点连接；MlO的栅极与下拉H)节点连接，漏极与上拉I3U节点连接，源极与参考信号VSS端连接；Mll的栅极与下拉ro节点连接，漏极与信号输出OUTPUT端相连，源极与参考信号VSS端连接；M12的栅极与时钟信号CLKB连接，漏极与信号输出OUTPUT端相连，源极与参考信号VSS端连接；M13的栅极与时钟信号CLKB连接，漏极与信号输入INPUT端相连，源极与上拉I3U节点连接。以下结合图3所示的时序控制示意图，对本发明实施例的实施原理进行说明。当INPUT端和CLKB为高电平，CLK为低电平时，INPUT端及CLKB通过Ml和M13对Cl充电至VGH (开启电压)，同时M12打开，拉低OUTPUT端输出，并且M6、M8及M9被打开，将H) CN和PD点拉低至VSS (参考电压)，使得M10、Mll处于关闭状态；由于CLK处于为低电平，所以此时M7处于关闭状态，避免了 OUTPUT被Cl耦合输出噪声，其余TFT都处于关闭状态；当INPUT端和CLKB为低电平，CLK为高电平时，M1、M13、M9、M5处于关闭状态，此时M3、M7打开，通过M3，将CLK输出至OUTPUT，同时耦合至I3U点，拉高PU点，其他TFT处于关闭状态；当INPUT端和CLK为低电平，CLKB为高电平时，M2、M4打开，将I3U点和OUTPUT端拉低，M9、M5打开，拉高PD点，打开Mll和M10,继续拉低PU点和OUTPUT端，另外，此时M12打开，也拉低了 OUTPUT端，其他TFT处于关闭状态，实现了对上一级移位寄存器单元的复位操作。本发明实施例还提供一种栅极驱动电路，包括上述的移位寄存器单元。具体实施时，上述栅极驱动电路可以设置于阵列基板中。本发明实施例还提供了一种显示装置，其包括上述任意一种阵列基板。所述显示装置可以为液晶面板、电子纸、有机发光二极管OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。上述的液晶面板，可以包括彩膜基板、阵列基板以及位于彩膜基板和阵列基板之间的液晶，该液晶显示面板中的阵列基板包括本发明实施例提供的移位寄存器。 需要说明的是，本发明实施例中，对于移位寄存器单元的电路结构不做限定，分别如图5和图6所示，为本发明实施例提供的另外两种移位寄存器电力结构示意图，其与图4的区别仅在于原有的移位寄存器单元电路结构不同，同样通过在电容Cl和输出端之间增加一个开关(图5和图6中分别以M7进行标识)，以增加的开关为TFT为例，与图4所示的移位寄存器单元的连接结构相同，该TFT源极与CAP相连，漏极与OUTPUT相连，栅极与时钟信号CLK相连，由于图5和图6所示移位寄存器单元与减少输出噪声原理与图4所示的移位寄存器单元相同，其具体实施可以参见图4的实施，这里不再赘述。图5所示的移位寄存器包括第一薄膜晶体管M1，第二薄膜晶体管M2，第三薄膜晶体管M3，第四薄膜晶体管M4，第五薄膜晶体管M5，第六薄膜晶体管M6，第七薄膜晶体管M7，第八薄膜晶体管M8，第九薄膜晶体管M9，第十薄膜晶体管M10，第十一薄膜晶体管M11，第十二薄膜晶体管M12，第十三薄膜晶体管M13，第十四薄膜晶体管M14，电容Cl，上拉PU节点，下拉ro节点，下拉连接ro CN节点，其中Ml的栅极和漏极与信号输入INPUT端端连接，源极与上拉I3U节点连接；M2的栅极与复位信号RESET端连接，漏极与上拉I3U节点连接，源极与参考信号VSS端连接；M3的栅极与上拉I3U节点连接，漏极与时钟信号CLK连接，源极与信号输出OUTPUT端连接；M4的栅极与复位信号RESET端连接，漏极与信号输出OUTPUT端连接，源极与参考信号VSS端连接；M5的栅极与下拉连接H) CN节点连接，漏极与时钟信号CLKB连接，源极与下拉H)节点连接；M6的栅极与上拉I3U节点连接，漏极与下拉H)节点连接，源极与参考信号VSS端连接；M7的栅极与时钟信号CLK连接，漏极与信号输出OUTPUT端相连，源极与电容Cl连接;M8的栅极与时钟信号CLKB连接，漏极与下拉连接H) CN节点连接，源极与参考信号VSS端连接；
M9的栅极和漏极与时钟信号CLKB连接，源极与下拉连接H) CN节点连接；MlO的栅极与下拉H)节点连接，漏极与上拉I3U节点连接，源极与参考信号VSS端连接；Mll的栅极与下拉ro节点连接，漏极与信号输出OUTPUT端相连，源极与参考信号VSS端连接；M12的栅极与时钟信号CLKB连接，漏极与信号输出OUTPUT端相连，源极与参考信号VSS端连接；M13的栅极与时钟信号CLKB连接，漏极与信号输入INPUT端相连，源极与上拉I3U节点连接；M14的栅极与时钟信号CLKB连接，漏极与下拉H)节点连接，源极与参考信号VSS端连接。·图6所示的移位寄存器包括第一薄膜晶体管M1，第二薄膜晶体管M2，第三薄膜晶体管M3，第四薄膜晶体管M4，第五薄膜晶体管M5，第七薄膜晶体管M7，第八薄膜晶体管M8，第九薄膜晶体管M9，第十薄膜晶体管M10，第i^一薄膜晶体管Ml I，电容Cl，上拉PU节点，下拉H)节点，其中Ml的栅极和漏极与信号输入INPUT端端连接，源极与上拉I3U节点连接；M2的栅极与复位信号RESET端连接，漏极与上拉I3U节点连接，源极与参考信号VSS端连接；M3的栅极与上拉I3U节点连接，漏极与时钟信号CLK连接，源极与信号输出OUTPUT端连接；M4的栅极与复位信号RESET端连接，漏极与信号输出OUTPUT端连接，源极与参考信号VSS端连接；M5的栅极和漏极与时钟信号CLKB连接，源极与下拉H)节点连接；M7的栅极与时钟信号CLK连接，漏极与信号输出OUTPUT端相连，源极与电容Cl连接;M8的栅极与上拉I3U节点连接，漏极与下拉H)节点连接，源极与参考信号VSS端连接；M9的栅极与复位信号RESET端连接，漏极与时钟信号CLKB连接，源极与下拉H)节点连接；MlO的栅极与下拉ro节点连接，漏极与上拉I3U节点连接，源极与参考信号VSS端连接；Mll的栅极与下拉ro节点连接，漏极与信号输出OUTPUT端相连，源极与参考信号VSS端连接。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种移位寄存器单元，其各级至少包括信号输入INPUT端、信号输出OUTPUT端，以及与所述OUTPUT端连接以向所述OUTPUT端提供输出信号的电容CAP，其特征在于，所述移位寄存器单元还包括开关，所述开关位于所述CAP和OUTPUT端之间，所述开关在所述CAP充电时处于闭合状态。
2.如权利要求I所述的移位寄存器单元，其特征在于，移位寄存器单元还包括复位信号RESET端、参考信号VSS端以及上拉I3U节点，所述CAP位于所述上拉I3U节点和OUTPUT端之间，其中， 当所述INPUT端接收的输入信号为高电平时，所述第一时钟信号CLKB在为高电平，第二时钟信号CLK为低电平，同时上拉I3U节点和电容CAP为充电状态，此时所述OUTPUT端的输出信号为低电平； 当所述INPUT端接收的输入信号为低电平，且CLKB为低电平、CLK为高电平时，所述I3U节点的电位被拉高，所述OUTPUT端的输出信号为高电平； 当所述INPUT端接收的输入信号为低电平，且CLKB为高电平、CLK为低电平时，所述I3U节点的电位被拉低，所述OUTPUT端的输出信号为低电平； 所述RESET端与本级移位寄存器的下一级移位寄存器的信号输出端连接； 所述VSS端用于输入低电平信号，以提供参考电压。
3.如权利要求I所述的移位寄存器单元，其特征在于，所述开关为薄膜晶体管TFT。
4.如权利要求3所述的移位寄存器单元，其特征在于，所述TFT源极与CAP相连，漏极与OUTPUT端相连，栅极与CLK相连。
5.如权利要求2所述的移位寄存器单元，其特征在于，包括 第一薄膜晶体管，其栅极和漏极与INPUT端连接，源极与上拉PU节点连接； 第二薄膜晶体管，其栅极与复位信号RESET端连接，漏极与上拉PU节点连接，源极与参考信号VSS端连接； 第三薄膜晶体管，其栅极与上拉PU节点连接，漏极与第二时钟信号CLK连接，源极与信号输出OUTPUT端连接； 第四薄膜晶体管，其栅极与复位信号RESET端连接，漏极与信号输出OUTPUT端连接，源极与参考信号VSS端连接； 第五薄膜晶体管，其栅极与下拉连接ro CN节点连接，漏极与第一时钟信号CLKB连接，源极与下拉ro节点连接； 第六薄膜晶体管，其栅极与上拉PU节点连接，漏极与下拉ro节点连接，源极与参考信号VSS端连接； 第七薄膜晶体管，其栅极与第二时钟信号CLK连接，漏极与信号输出OUTPUT端相连，源极与电容CAP连接； 第八薄膜晶体管，其栅极与上拉Pu节点连接，漏极与下拉连接ro CN节点连接，源极与参考信号VSS端连接； 第九薄膜晶体管，其栅极和漏极与第一时钟信号CLKB连接，源极与下拉连接ro CN节点连接； 第十薄膜晶体管，其栅极与下拉ro节点连接，漏极与上拉ro节点连接，源极与参考信号VSS端连接；第十一薄膜晶体管，其栅极与下拉ro节点连接，漏极与信号输出output端相连，源极与参考信号vss端连接； 第十二薄膜晶体管，其栅极与第一时钟信号CLKB连接，漏极与信号输出OUTPUT端相连，源极与参考信号VSS端连接 第十三薄膜晶体管，其栅极与第一时钟信号CLKB连接，漏极与信号输入INPUT端相连，源极与上拉PU节点连接。
6.如权利要求2所述的移位寄存器单元，其特征在于，包括 第一薄膜晶体管，其栅极和漏极与信号输入INPUT端连接，源极与上拉PU节点连接第二薄膜晶体管，其栅极与复位信号RESET端连接，漏极与上拉节点连接，源极与参考信号VSS端连接 第三薄膜晶体管，其栅极与上拉PU节点连接，漏极与第二时钟信号CLK连接，源极与信号输出OUTPUT端连接； 第四薄膜晶体管，其栅极与复位信号RESET端连接，漏极与信号输出OUTPUT端连接，源极与参考信号VSS端连接； 第五薄膜晶体管，其栅极与下拉连接ro CN节点连接，漏极与第一时钟信号CLKB连接，源极与下拉ro节点连接； 第六薄膜晶体管，其栅极与上拉PU节点连接，漏极与下拉ro节点连接，源极与参考信号vss端连接； 第七薄膜晶体管，其栅极与第二时钟信号CLK连接，漏极与信号输出OUTPUT端相连，源极与电容CAP连接； 第八薄膜晶体管，其栅极与第一时钟信号CLKB连接，漏极与下拉连接ro CN节点连接，源极与参考信号VSS端连接； 第九薄膜晶体管，其栅极和漏极与第一时钟信号CLKB连接，源极与下拉连接ro CN节点连接； 第十薄膜晶体管，其栅极与下拉ro节点连接，漏极与上拉ro节点连接，源极与参考信号VSS端连接； 第十一薄膜晶体管，其栅极与下拉ro节点连接，漏极与信号输出output端相连，源极与参考信号VSS端连接； 第十二薄膜晶体管，其栅极与第一时钟信号CLKB连接，漏极与信号输出OUTPUT端相连，源极与参考信号VSS端连接； 第十三薄膜晶体管，其栅极与第一时钟信号CLKB连接，漏极与信号输入INPUT端相连，源极与上拉PU节点连接； 第十四薄膜晶体管，其栅极与第一时钟信号CLKB连接，漏极与下拉ro节点连接，源极与参考信号VSS端连接。
7.如权利要求2所述的移位寄存器单元，其特征在于，包括 第一薄膜晶体管，其栅极和漏极与信号输入INPUT端连接，源极与上拉PU节点连接；第二薄膜晶体管，其栅极与复位信号RESET端连接，漏极与上拉PU节点连接，源极与参考信号VSS端连接； 第三薄膜晶体管，其栅极与上拉PU节点连接，漏极与第二时钟信号CLK连接，源极与信号输出OUTPUT端连接； 第四薄膜晶体管，其栅极与复位信号RESET端连接，漏极与信号输出OUTPUT端连接，源极与参考信号VSS端连接； 第五薄膜晶体管，其栅极和漏极与第一时钟信号CLKB连接，源极与下拉ro节点连接； 第七薄膜晶体管，其栅极与第二时钟信号CLK连接，漏极与信号输出OUTPUT端相连，源极与电容CAP连接； 第八薄膜晶体管，其栅极与上拉PU节点连接，漏极与下拉ro节点连接，源极与参考信号VSS端连接； 第九薄膜晶体管，其栅极与复位信号RESET端连接，漏极与第一时钟信号CLKB连接，源极与下拉ro节点连接； 第十薄膜晶体管，其栅极与下拉ro节点连接，漏极与上拉PU节点连接，源极与参考信号vss端连接； 第十一薄膜晶体管，其栅极与下拉ro节点连接，漏极与信号输出OUTPUT端相连，源极与参考信号VSS端连接。
8.一种栅极驱动电路，其特征在于，包括权利要求Γ7任一权利要求所述的移位寄存器单元。
9.一种阵列基板，其特征在于，包括权利要求8所述的栅极驱动电路。
10.一种显示装置，其特征在于，包括权利要求9所述的阵列基板。
全文摘要
本发明公开了一种移位寄存器单元、栅极驱动电路、阵列基板和显示装置，用以减少上一级移位寄存器单元的输出导致下一级移位寄存器单元的输出所产生的噪声。其中，所述移位寄存器单元各级至少包括信号输入INPUT端、信号输出OUTPUT端，以及与所述OUTPUT端连接以向所述OUTPUT提供输出信号的电容CAP，其特征在于，所述移位寄存器单元还包括开关，所述开关位于所述CAP和OUTPUT端之间，所述开关在所述CAP充电时处于闭合状态。
文档编号G09G3/36GK102945657SQ20121042329
公开日2013年2月27日 申请日期2012年10月29日 优先权日2012年10月29日
发明者刘尧虎 申请人:京东方科技集团股份有限公司