栅极驱动电路及移位寄存器的制造方法

栅极驱动电路及移位寄存器的制造方法
【专利摘要】本发明公开了一种栅极驱动电路具有多个移位寄存器。每一移位寄存器具有至少三个输入端、两个信号输入端、上拉电路、驱动电路、稳压下拉控制电路以及稳压下拉电路。三个输入端分别接收不同的时脉信号。每一移位寄存器的驱动电路及稳压下拉控制电路系受控于上述三个不同的时脉信号，以避免因驱动电路的寄生电容的耦合效应而产生突波，并提升整体栅极驱动电路的稳定性。
【专利说明】栅极驱动电路及移位寄存器

【技术领域】
[0001] 本发明关于一种栅极驱动电路及移位寄存器，尤指一种可抑制因晶体管的寄生电 容的稱合效应（coupling effect)而产生突波的栅极驱动电路及移位寄存器。

【背景技术】
[0002] -般而言，显示面板包含有多个像素、栅极驱动电路以及源极驱动电路。栅极驱动 电路包含多级移位寄存器，用来提供多个栅极驱动信号，以控制像素的开启与关闭。源极驱 动电路则用以写入数据信号至被开启的像素。
[0003] 请参考图1及图2。图1为现有技术的移位寄存器100的电路图。图2为图1的 移位寄存器1〇〇的时序图。移位寄存器1〇〇为一种双向移位寄存器，其包含七个开关T1A 至T1G。其中，开关T1A的第一端接收第一选择控制信号U2D，开关T1A的第二端耦接于节 点QN，而开关T1A的控制端则接收栅极驱动信号G N_i。开关T1B的第一端接收第二选择控制 信号D2U，开关T1B的第二端耦接于节点Qn，而开关T1B的控制端则接收栅极驱动信号G n+1。 其中栅极驱动信号GN_i为移位寄存器100的前一级移位寄存器的输出，而栅极驱动信号G n+1 为移位寄存器1〇〇的后一级移位寄存器的输出。
[0004] 开关T1C的第一端接收时脉信号CK，开关T1C的控制端耦接于节点QN，而开关T1C 的第二端f禹接于移位寄存器100的输出端Out以输出栅极驱动信号GN。电容C1的第一端 耦接于节点Q N，电容C1的第二端则耦接于输出端Out。电容C2的第一端接收时脉信号CK， 电容C2的第二端则耦接于节点P N。开关T1D的第一端耦接于节点PN，开关T1D的第二端耦 接于系统电压端VSS，而开关T1D的控制端则耦接于节点Q N。其中系统电压端VSS用以提供 栅极低电位VGL。开关T1D根据节点QN的电位控制节点P N与栅极低电位VGL的电性连接。 开关TIE和T1F的第一端分别耦接于节点QN及移位寄存器100的输出端Out，而开关TIE 和T1F的第二端都耦接于系统电压端VSS。此外，开关TIE和T1F的控制端耦接至节点PN， 并根据节点P N的电位控制开关TIE和T1F的导通和截止。此外，开关TIG的第一端耦接至 移位寄存器100的输出端Out，开关T1G的第二端耦接于系统电压端VSS，而开关T1G的控 制端接收另一时脉信号XCK，且时脉信号XCK和时脉信号CK会在栅极高电位VGH及栅极低 电位VGL之间切换。
[0005] 以第一选择控制信号U2D为栅极高电位VGH，而第二选择控制信号D2U为栅极低 电位VGL为例。于图2的时段T1期间，栅极驱动信号k提升至栅极高电位VGH，开关T1A 被导通而开关T1B被截止，节点QN的电位也跟着被上拉到栅极高电位VGH。此时开关T1C、 T1D和T1G也因为节点QN和时脉信号XCK为栅极高电位VGH而被导通，然而因为时脉信号 CK为栅极低电位VGL，因此移位寄存器100的栅极驱动信号GN和节点PN的电位都维持在栅 极低电位VGL，而开关TIE和T1F则因为节点P N维持在栅极低电位VGL而被截止。
[0006] 于图2的时段T2期间，栅极驱动信号GN_i下拉至栅极低电位VGL，时脉信号CK为 栅极高电位VGH，而时脉信号XCK为栅极低电位VGL，此时开关T1A和开关T1B皆被截止，开 关T1C仍为导通，因此移位寄存器100的栅极驱动信号G N被上拉到栅极高电位VGH，而节点 QN的电位因为与开关TIC的寄生电容的耦合效应（coupling effect)而被提升至约两倍的 栅极高电位VGH。此时开关T1D被导通，节点PN的电位因此维持在栅极低电位VGL，此时开 关TIE和开关T1F皆被截止。
[0007] 于图2的时段T3期间，栅极驱动信号GN_i仍维持在栅极低电位VGL，栅极驱动信号 GN+1为栅极高电位VGH，时脉信号CK为栅极低电位VGL，而时脉信号XCK为栅极高电位VGH。 此时开关T1A被截止，而开关TIB、T1G被导通，节点Q N的电位因导通的开关T1B而被下拉 至与第二选择控制信号D2U相同的电位（即栅极低电位VGL)，而移位寄存器100的栅极驱 动信号G N因导通的开关T1G而被下拉至栅极低电位VGL。因节点QN的电位被下拉至栅极 低电位VGL，故开关TIC、T1D被截止。此外，节点P N的电位因时脉信号CK而回复到栅极低 电位VGL，进而使开关TIE和T1F皆被截止。
[0008] 于图2的时段T4期间，栅极驱动信号GN_i和GN+1仍维持在栅极低电位VGL，时脉信 号CK为栅极高电位VGL，而时脉信号XCK为栅极低电位VGL，此时开关T1A、T1B、T1C、T1D和 T1G都被截止。由于开关T1C的寄生电容的耦合效应，当时脉信号CK的电位在栅极高电位 VGH及栅极低电位VGL之间进行切换时，容易产生节点％电位上的突波（glitch) P。虽然此 时节点QN的电位可因导通的开关TIE和T1F而被下拉，但因突波P在时脉信号CK转为栅 极高电位VGH当下瞬间地产生，而开关TIE、T1F却需要一段反应时间（response time)才 能完全导通，故移位寄存器100的抑制突波P的效果并不好。在此情况下，容易导致移位寄 存器100的栅极驱动信号G N的波形不正确，并使得由栅极驱动信号GN所驱动的像素容易产 生误动作。


【发明内容】

[0009] 本发明的一实施例提供一种移位寄存器，包含第一输入端、第二输入端、第三输入 端、第一输入信号端、第二输入信号端、上拉电路、驱动电路、稳压下拉控制电路及稳压下拉 电路。第一输入端接收第一时脉信号。第二输入端接收第二时脉信号。第三输入端接收第 三时脉信号。第一输入信号端接收第一输入信号。第二输入信号端接收第二输入信号。上 拉电路耦接于第一节点、第一输入信号端及第二输入信号端，用以根据第一输入信号、第二 输入信号、第一选择控制信号及第二选择控制信号，上拉第一节点的电位。驱动电路耦接于 第一输入端、移位寄存器的输出端及第一节点，用以根据第一节点的电位来控制第一输入 端与输出端之间的电性连接。稳压下拉控制电路包含第一开关、第二开关及第三开关。第 一开关的第一端耦接于移位寄存器的第二节点，第一开关的第二端耦接于移位寄存器的系 统电压端，而第一开关的控制端耦接于第一节点。第二开关的第一端接收第一选择控制信 号，第二开关的第二端耦接于第二节点，而第二开关的控制端耦接于第二输入端。第三开关 的第一端接收第二选择控制信号，第三开关的第二端耦接于第二节点，而第三开关的控制 端耦接于第三输入端。稳压下拉电路耦接于第一节点、第二节点、输出端及系统电压端，用 以依据第二节点的电位，控制第一节点与输出端之间的电性连接以及输出端与系统电压端 之间的电性连接。
[0010] 本发明的另一实施例提供一种栅极驱动电路，包含多个移位寄存器，每一移位寄 存器包含第一输入端、第二输入端、第三输入端、第一节点、第二节点、第一输入信号端、第 二输入信号端、系统电压端、上拉电路、驱动电路、稳压下拉控制电路及稳压下拉电路。上 拉电路耦接于第一节点、第一输入信号端及第二输入信号端，用以根据第一输入信号端的 电位、第二输入信号端的电位、第一选择控制信号及第二选择控制信号，上拉第一节点的电 位。驱动电路耦接于第一输入端、移位寄存器的输出端及第一节点，用以根据第一节点的电 位来控制第一输入端与输出端的电性连接。稳压下拉控制电路包含第一开关、第二开关及 第三开关。第一开关的第一端耦接于移位寄存器的第二节点，第一开关的第二端耦接于移 位寄存器的系统电压端，而第一开关的控制端耦接于第一节点。第二开关的第一端接收第 一选择控制信号，第二开关的第二端耦接于第二节点，而第二开关的控制端耦接于第二输 入端。第三开关的第一端接收第二选择控制信号，第三开关的第二端耦接于第二节点，而第 三开关的控制端耦接于第三输入端。稳压下拉电路耦接于第一节点、第二节点、输出端及系 统电压端，用以依据第二节点的电位，控制第一节点与输出端之间的电性连接以及输出端 与系统电压端之间的电性连接。

【专利附图】

【附图说明】
[0011] 图1为现有技术的移位寄存器的电路图。
[0012] 图2为图1的移位寄存器的时序图。
[0013] 图3为本发明一实施例的移位寄存器的电路图。
[0014] 图4为本发明一实施例的栅极驱动电路的示意图。
[0015] 图5为图4的栅极驱动电路的时序图。
[0016] 其中，附图标记：
[0017] 100、300、300_5 移位寄存器
[0018] 300_1 移位寄存器、第一移位寄存器
[0019] 300_2 移位寄存器、第二移位寄存器
[0020] 300_3 移位寄存器、第三移位寄存器
[0021] 300_4 移位寄存器、第四移位寄存器
[0022] 310 上拉电路
[0023] 320 驱动电路
[0024] 330 稳压下拉控制电路
[0025] 340 稳压下拉电路
[0026] 400 栅极驱动电路
[0027] C1 电容、第一电容
[0028] C2 电容、第二电容
[0029] CK、XCK 时脉信号
[0030] U2D 选择控制信号、第一选择控制信号
[0031] D2U 选择控制信号、第二选择控制信号
[0032] HC1 时脉信号、第一时脉信号
[0033] HC2 时脉信号、第三时脉信号
[0034] HC3 时脉信号、第四时脉信号
[0035] HC4 时脉信号、第二时脉信号
[0036] GN_i、Gn、Gn+1、Gi 至 G5 栅极驱动信号
[0037] SIN1 第一输入信号端
[0038] SIN2 第二输入信号端
[0039] IN1 第一输入端
[0040] IN2 第二输入端
[0041] IN3 第三输入端
[0042] Qn、Pn 节点
[0043] Out 输出端
[0044] SP 起始信号
[0045] T1A、T1B、T1C、T1D 开关
[0046] T1E、T1F、T1G 开关
[0047] T3A 开关、第一选择开关
[0048] T3B 开关、第二选择开关
[0049] T3C 开关、第四开关
[0050] T3D 开关、第一开关
[0051] T3E 开关、第二开关
[0052] T3F 开关、第三开关
[0053] T3H 开关、第五开关
[0054] T3I 开关、第六开关
[0055] T1、T2、T3、T4 时段
[0056] DpDpDpDA 时段
[0057] P 突波
[0058] Pi、P2、P3、P4_i、P4_2 脉波
[0059] VGH 栅极高电位
[0060] VGL 栅极低电位
[0061] VSS系统电压端

【具体实施方式】
[0062] 请参考图3,图3为本发明一实施例的移位寄存器300的电路图。移位寄存器300 包含了第一输入端IN1、第二输入端IN2、第三输入端IN3、第一输入信号端S IN1、第二输入信 号端SIN2、输出端Out、上拉电路310、驱动电路320、稳压下拉控制电路330和稳压下拉电路 340。其中第一输入端IN1、第二输入端IN2和第三输入端IN3分别用来接收时脉信号HC1、 HC4和HC2,第一输入信号端SIN1用来接收栅极驱动信号GN_i，而第二输入信号端S IN2则用来 接收栅极驱动信号GN+1。换言之，栅极驱动信号GN_i及G N+1分别作为移位寄存器300的输入 信号。其中，栅极驱动信号GN_i为移位寄存器300的前一级移位寄存器的输出，而栅极驱动 信号G N+1为移位寄存器300的后一级移位寄存器的输出。
[0063] 上拉电路310耦接于第一节点QN及第一输入信号端SIN1，用以根据栅极驱动信号 GN_i和GN+1其中至少一栅极驱动信号及第一选择控制信号U2D和第二选择控制信号D2U其中 至少一选择控制信号，来上拉第一节点Q N的电位。驱动电路320则稱接于第一输入端IN1、 输出端Out及第一节点QN，用以根据第一节点Q N的电位来控制第一输入端IN1与输出端Out 之间的电性连接。稳压下拉控制电路330耦接于第二输入端IN2、第一节点QN、第二节点PN 及系统电压端VSS，并接收第一选择控制信号U2D和时脉信号HC4,用以根据第一节点QN的 电位及时脉信号HC4来控制第二节点P N的电位。稳压下拉电路340则耦接于第一节点Qn、 第二节点PN、输出端Out及系统电压端VSS，用以依据第二节点P N的电位，将第一节点Qn与 输出端Out的电位下拉至栅极低电位VGL。
[0064] 在本发明一实施例中，上拉电路310包含第一选择开关T3A和第二选择开关T3B， 其中第一选择开关T3A的第一端接收第一选择控制信号U2D，第一选择开关T3A的第二端耦 接至第一节点Q N，而第一选择开关T3A的控制端耦接至第一输入信号端SIN1。另外，第二选 择开关T3B的第一端接收第二选择控制信号D2U，第二选择开关T3B的第二端耦接至第一节 点Q N，而第二选择开关T3B的控制端耦接至第一输入信号端SIN1。驱动电路320可包含开关 T3C和电容C1，其中开关T3C的第一端耦接于第一输入端IN1，开关T3C的第二端耦接于输 出端Out，开关T3C的控制端耦接于第一节点Q N，而电容C1则耦接于第一节点QN与输出端 Out之间。稳压下拉控制电路330可包含开关T3D、开关T3E和开关T3F，其中开关T3D的第 一端耦接于第二节点P N，开关T3D的第二端耦接系统电压端VSS，而开关T3D的控制端耦接 于第一节点QN。开关T3E的第一端接收第一选择控制信号U2D，开关T3E的第二端耦接于 第二节点P N，而开关T3E的控制端耦接于第二输入端IN2。再者，开关T3F的第一端接收第 二选择控制信号D2U，开关T3F的第二端耦接于第二节点P N，开关T3F的控制端耦接于第三 输入端IN3。且于同一实施例中，稳压下拉电路340则包含开关T3H和开关T3I，其中开关 T3H的第一端耦接于第一节点QN，开关T3H的第二端耦接于输出端Out，而开关T3H的控制 端耦接于第二节点P N。此外，开关T3I的第一端耦接于输出端Out，开关T3I的第二端耦接 系统电压端VSS，而开关T3I的控制端耦接第二节点P N。
[0065] 移位寄存器300可用于显示面板的栅极驱动电路，而栅极驱动电路可包含多级的 移位寄存器300,用来提供多个栅极信号，以控制显示面板的像素的开启与关闭。请参考图 4。图4为本发明一实施例的栅极驱动电路400的示意图。栅极驱动电路400包括有多个 移位寄存器（如300_1至300_5)。其中，每个移位寄存器300_1至300_5的电路架构与图 3的移位寄存器300电路架构相同。移位寄存器300_1至300_5会分别由其输出端Out将 栅极驱动信号Gi至G 5输出至对应的栅极线（或称扫描线），以依序地开启显示面板各列的 像素。移位寄存器300_2至300_5的第一输入信号端S IN1会分别接收其前一级移位寄存器 300_1至300_4的栅极驱动信号匕至G4,而移位寄存器300_1的第一输入信号端S IN1则接 收起始信号SP。另外，移位寄存器300_1至300_4的第二输入信号端SIN2会分别接收其后 一级移位寄存器300_2至300_5的栅极驱动信号G2至G 5，而移位寄存器300_5的第二输入 信号端SIN2则系接收其后一级移位寄存器的栅极驱动信号。第一选择控制信号U2D和第二 选择控制信号D2U则系用来决定移位寄存器300_1至300_5输出其栅极驱动信号匕至G 5至 对应的栅极线的顺序。当第一选择控制信号U2D维持在栅极高电位VGH而第二选择控制信 号D2U维持在栅极低电位VGL时，移位寄存器300_1会优先发出其栅极驱动信号Gi，然后移 位寄存器300_2、300_3、300_4会跟着依序发出其栅极驱动信号6 2、63、64，而300_5则是五个 移位寄存器300_1至300_5当中最慢发出栅极驱动信号6 5的移位寄存器；反之，若第一选择 控制信号U2D维持在栅极低电位VGL而第二选择控制信号D2U维持在栅极高电位VGH，则此 时移位寄存器300_5会优先发出其栅极驱动信号G 5，然后移位寄存器300_4、300_3、300_2 会跟着依序发出其栅极驱动信号G4、G3、G2，而300_1则是五个移位寄存器300_1至300_5当 中最慢发出栅极驱动信号h的移位寄存器。
[0066] 此外，移位寄存器300_1和移位寄存器300_5的第一输入端IN1、第二输入端IN2、 第三输入端IN3分别接收时脉信号HC1、HC4及HC2。移位寄存器300_2的第一输入端IN1、 第二输入端IN2、第三输入端IN3分别接收时脉信号HC2、HC1及HC3。移位寄存器300_3的 第一输入端IN1、第二输入端IN2、第三输入端IN3分别接收时脉信号HC3、HC2及HC4。移位 寄存器300_4的第一输入端IN1、第二输入端IN2、第三输入端IN3分别接收时脉信号HC4、 HC3及HC1。其中时脉信号HC1、HC2、HC3和HC4的电位会在栅极高电位VGH及栅极低电位 VGL之间切换。在本发明一实施例中，栅极高电位VGH为正20伏特，栅极低电位VGL为负8 伏特，但本发明并不以此为限。
[0067] 再者，栅极驱动电路400的第N个移位寄存器的三个输入端IN1至IN3所接收的 时脉信号，会与第（N+4)个移位寄存器的三个输入端IN1至IN3所接收的时脉信号相同，其 中N为正整数，例如，第一个移位寄存器300_1的第一输入端IN1、第二输入端IN2及第三 输入端IN3分别地接收时脉信号HC1、HC4及HC2,而第五个移位寄存器300_5的第一输入 端IN1、第二输入端IN2及第三输入端IN3所接收的时脉信号也会是时脉信号HC1、HC4及 HC2。
[0068] 请参考图5,图5为图4的栅极驱动电路400的一实施例的时序图，其中亦包含时 脉信号HC1、HC2、HC3及HC4的时序图。HC1、HC2、HC3及HC4具有相同周期而有不同的相 位。时脉信号HC1的脉波Pi与时脉信号HC4的脉波P 4_i在时序上有时段Di的重迭，且时脉 信号HC1的脉波Pi在时序上落后时脉信号HC4的脉波P4_i。时脉信号HC1的脉波Pi与时脉 信号HC2的脉波P 2在时序上有时段D2的重迭，且时脉信号HC1的脉波Pi在时序上领先时 脉信号HC2的脉波P 2。时脉信号HC2的脉波P2与时脉信号HC3的脉波P3在时序上有时段 D3的重迭，且时脉信号HC2的脉波P2在时序上领先时脉信号HC3的脉波P3。时脉信号HC3 的脉波P 3与时脉信号HC4的脉波P4_2在时序上有时段D4的重迭，且时脉信号HC3的脉波P 3 在时序上领先时脉信号HC4的脉波P4_2。于一实施例中，时段Di至D4至少为显示面板的源 极驱动器传输一个位元的像素资讯所需的时间。
[0069] 请参考图5,图5为图4的栅极驱动电路400的一实施例的时序图，为能清楚地说 明移位寄存器300的特色及优点，请同时参考图3。于图5的实施例中，第一选择控制信号 U2D固定在栅极高电位VGH，而第二选择控制信号D2U则固定在栅极低电位VGL。
[0070] 时段T1期间，时脉信号HC1为栅极低电位VGL，时脉信号HC2由栅极高电位VGH转 变为栅极低电位VGL，时脉信号HC4则由栅极低电位VGL转变为栅极高电位VGH，栅极驱动 信号G N_i为栅极高电位VGH，而栅极驱动信号GN+1为栅极低电位VGL。此时上拉电路310的 开关T3A被导通而开关T3B被截止，节点Q N的电位被拉高至与第一选择控制信号U2D相同 的栅极高电位VGH而使得驱动电路320的开关T3C被导通，栅极驱动信号G N被维持在与时 脉信号HC1相同的栅极低电位VGL，而稳压下拉控制电路330的开关T3D亦被导通，因此节 点P N的电位被拉低至栅极低电位VGL，导致稳压下拉电路340的开关T3H和T3I皆为截止 状态。此处须注意，于时段T1期间，稳压下拉控制电路330的开关T3E虽因为时脉信号HC4 有部分时段为栅极高电位VGH而导致有部分时段被导通，但因为开关T3D比开关T3E有更 强的下拉能力，因此节点P N的电位仍维持在栅极低电位VGL。
[0071] 时段T2期间，时脉信号HC1为栅极高电位VGH，时脉信号HC2由栅极低电位VGL转 变为栅极高电位VGH，时脉信号HC4则由栅极高电位VGH转变为栅极低电位VGL，栅极驱动 信号G N_i为栅极低电位VGL，而栅极驱动信号GN+1亦为栅极低电位VGL。此时上拉电路310 的开关T3A和开关T3B皆被截止而驱动电路320的开关T3C仍被导通，使得栅极驱动信号 GN被上拉到与时脉信号HC1相同的栅极高电位VGH，而节点QN的电位因为与开关T3C的寄 生电容的耦合效应而被提升至约两倍的VGH。而稳压下拉控制电路330的开关T3D仍被导 通，因此节点P N的电位被维持在栅极低电位VGL，导致稳压下拉电路340的开关T3H和T3I 皆为截止状态。同样的，于时段T2期间，稳压下拉控制电路330的开关T3E虽因为时脉信 号HC4有部分时段为栅极高电位VGH而导致有部分时段被导通，但因为开关T3D比开关T3E 有更强的下拉能力，因此节点PN的电位仍维持在栅极低电位VGL。
[0072] 时段T3期间，时脉信号HC1为栅极低电位VGL，时脉信号HC2由栅极高电位VGH转 变为栅极低电位VGL，时脉信号HC4则由栅极低电位VGL转变为栅极高电位VGH，栅极驱动 信号G N_i为栅极低电位VGL，而栅极驱动信号GN+1为栅极高电位VGH。此时上拉电路310的 开关T3A被截止，而开关T3B被导通，使得节点Q N的电位和栅极驱动信号GN皆被下拉到与 第二选择控制信号D2U相同的栅极低电位VGL。此时驱动电路320的开关T3C被截止，而稳 压下拉控制电路330的开关T3D亦被截止，开关T3E根据时脉信号HC4的变化，于时段T3 期间由被截止转变为被导通，而开关T3F则根据时脉信号HC2的变化，于时段T3期间由被 导通转变为被截止，因此在时段T3的末期，节点P N的电位将被导通的开关T3E上拉至与第 一选择控制信号U2D相同的栅极高电位VGH，而导致稳压下拉电路340的开关T3H和T3I在 时段T3的末期被导通。
[0073] 时段T4期间，时脉信号HC1为栅极高电位VGH，时脉信号HC2由栅极低电位VGL 转变为栅极高电位VGH，时脉信号HC4则由栅极高电位VGH转变为栅极低电位VGL，栅极驱 动信号GN_i为栅极低电位VGL，而栅极驱动信号G N+1为栅极低电位VGL。此时上拉电路310 的开关T3A和开关T3B皆被截止，使得节点QN的电位维持在栅极低电位VGL，因此驱动电 路320的开关T3C仍被截止而栅极驱动信号G N则维持在栅极低电位VGL。然而于实际操作 时，节点QN容易因开关T3C的寄生电容C1的耦合效应，而在时脉信号HC1的电位于栅极高 电位VGH及栅极低电位VGL之间进行切换时产生突波（glitch)，此时因为稳压下拉控制电 路330的开关T3D仍被截止，而开关T3E则根据时脉信号HC4的变化，于时段T3的末期到 时段T4期间的初期都被导通，因此可以有效抑制此突波的现象，将节点Q N的电位稳定在栅 极低电位VGL。
[0074] 在本发明一实施例中，开关T3A至T3F、T3H及T3I可分别为N型晶体管（例如：N 型薄膜晶体管或N型金属氧化物半导体场效晶体管），而每一开关的控制端为N型晶体管的 栅极。藉此，可使用较少的光罩，以制造本发明实施例的移位寄存器，而简化移位寄存器的 制程。
[0075] 此外，在上述说明中，时脉信号HC1、HC2、HC3和HC4亦可分别称为第一时脉信号、 第三时脉信号、第四时脉信号和第二时脉信号。移位寄存器300_1亦可称为第一移位寄存 器。移位寄存器300_2亦可称为第二移位寄存器。移位寄存器300_3亦可称为第三移位寄 存器。移位寄存器300_4亦可称为第四移位寄存器。电容C1亦可称为第一电容。开关T3A 及T3B亦可分别称为第一选择开关及第二选择开关，而开关T3C、T3D、T3H、T3I、T3E及T3F 则亦可分别称为第四开关、第一开关、第五开关、第六开关、第二开关及第三开关。
[0076] 综上所述，本发明的移位寄存器的稳压下拉控制电路可根据第二输入端和第三输 入端接收的两个时脉信号，提早在第一输入端接收的时脉信号变为栅极高电位之前，提供 下拉节点Q N电位的路径，而能有效且即时地抑制因驱动电路的开关的寄生电容的耦合效应 而产生于节点QN的突波。如此，即可确保移位寄存器所输出的栅极驱动信号的波形的正确 性，以避免像素因不正确的栅极驱动信号而产生误动作。
[0077] 以上所述仅为本发明的较佳实施例，凡依本发明权利要求保护范围所做的均等变 化与修改，皆应属本发明的涵盖范围。
【权利要求】
1. 一种移位寄存器，其特征在于，包含： 一第一输入端，接收一第一时脉信号； 一第二输入端，接收一第二时脉信号； 一第三输入端，接收一第三时脉信号； 一第一输入信号端，接收一第一输入信号； 一第二输入信号端，接收一第二输入信号； 一上拉电路，稱接于一第一节点、该第一输入信号端及该第二输入信号端，用以根据该 第一输入信号、该第二输入信号、一第一选择控制信号及一第二选择控制信号，上拉该第一 节点的电位； 一驱动电路，耦接于该第一输入端、该移位寄存器的输出端及该第一节点，用以根据该 第一节点的电位来控制该第一输入端与该输出端之间的电性连接； 一稳压下拉控制电路，包含： 一第一开关，包含第一端、一第二端及一控制端，该第一开关的该第一端稱接于该移位 寄存器的一第二节点，该第一开关的该第二端稱接于该移位寄存器的一系统电压端，而该 第一开关的该控制端耦接于该第一节点； 一第二开关，包含第一端、一第二端及一控制端，该第二开关的该第一端接收该第一选 择控制信号，该第二开关的该第二端耦接于该第二节点，而该第二开关的该控制端耦接于 该第二输入端；及 一第三开关，该第三开关的一第一端接收该第二选择控制信号，该第三开关的一第二 端耦接于该第二节点，而该第三开关的一控制端耦接于该第三输入端；及 一稳压下拉电路，耦接于该第一节点、该第二节点、该输出端及该系统电压端，用以依 据该第二节点的电位，控制该第一节点与该输出端之间的电性连接以及该输出端与该系统 电压端之间的电性连接。
2. 如权利要求1所述的移位寄存器，其特征在于，该上拉电路包含： 一第一选择开关，具有一第一端、一第二端及一控制端，该第一选择开关的该第一端接 收该第一选择控制信号，该第一选择开关的该第二端耦接至该第一节点，而该第一选择开 关的该控制端耦接至该第一输入信号端；及 一第二选择开关，具有一第一端、一第二端及一控制端，该第二选择开关的该第一端接 收一第二选择控制信号，该第二选择开关的该第二端耦接于该第一节点，而该第二选择开 关的该控制端耦接至该第二输入信号端。
3. 如权利要求1所述的移位寄存器，其特征在于，该第一时脉信号与该第二时脉信号 具有相同周期而有不同的相位，该第一时脉信号的一脉波与该第二时脉信号的一脉波在时 序上部分地重迭，且该第一时脉信号的该脉波在时序上落后该第二时脉信号的该脉波；及 其中该第一时脉信号与该第三时脉信号具有相同周期而有不同的相位，该第一时脉信 号的该脉波与该第三时脉信号的一脉波在时序上部分地重迭，且该第一时脉信号的该脉波 在时序上领先该第三时脉信号的该脉波。
4. 如权利要求1所述的移位寄存器，其特征在于，当该第一选择控制信号为栅极高电 位、该第二选择控制信号为栅极低电位、该第一节点的电位为栅极低电位、该第二时脉信号 为栅极高电位且该第三时脉信号为栅极低电位时： 该稳压下拉控制电路将该第二节点的电位上拉至栅极高电位；及 该稳压下拉电路根据该第二节点的电位将该第一节点的电位及该输出端的电位固定 在栅极低电位，以避免因该第一时脉信号的变化致使于该第一节点产生突波。
5. 如权利要求1所述的移位寄存器，其特征在于，该驱动电路包含： 一第四开关，包含第一端、一第二端及一控制端，该第四开关的该第一端耦接于该第一 输入端，该第四开关的该第二端耦接于该输出端，而该第四开关的该控制端耦接于该第一 节点；及 一电容，稱接于该第一节点与该输出端之间。
6. 如权利要求1所述的移位寄存器，其特征在于，该稳压下拉电路包含： 一第五开关，具有一第一端、一第二端及一控制端，该第五开关的该第一端稱接于该第 一节点，该第五开关的该第二端耦接于该输出端，而该第五开关的该控制端耦接于该第二 节点；及 一第六开关，具有一第一端、一第二端及一控制端，该第六开关的该第一端稱接于该输 出端，该第六开关的该第二端耦接于该系统电压端，而该第六开关的该控制端耦接该第二 节点。
7. -种栅极驱动电路，包含多个移位寄存器，其特征在于，每一移位寄存器包含： 一第一输入端； 一第二输入端； 一第三输入端； 一第一节点； 一第二节点； 一第一输入信号端； 一第二输入信号端； 一系统电压端； 一上拉电路，耦接于该第一节点、该第一输入信号端及该第二输入信号端，用以根据该 第一输入信号端的电位、该第二输入信号端的电位、一第一选择控制信号及一第二选择控 制信号，上拉该第一节点的电位； 一驱动电路，耦接于该第一输入端、该移位寄存器的输出端及该第一节点，用以根据该 第一节点的电位来控制该第一输入端与该输出端的电性连接； 一稳压下拉控制电路，包含： 一第一开关，包含第一端、一第二端及一控制端，该第一开关的该第一端稱接于该移位 寄存器的一第二节点，该第一开关的该第二端耦接于该移位寄存器的该系统电压端，而该 第一开关的该控制端耦接于该第一节点； 一第二开关，包含第一端、一第二端及一控制端，该第二开关的该第一端接收该第一选 择控制信号，该第二开关的该第二端耦接于该第二节点，而该第二开关的该控制端耦接于 该第二输入端；及 一第三开关，包含第一端、一第二端及一控制端，该第三开关的该第一端接收该第二选 择控制信号，该第三开关的该第二端耦接于该第二节点，而该第三开关的该控制端耦接于 该第三输入端；及 一稳压下拉电路，耦接于该第一节点、该第二节点、该输出端及该系统电压端，用以依 据该第二节点的电位，控制该第一节点与该输出端之间的电性连接以及该输出端与该系统 电压端之间的电性连接。
8. 如权利要求7所述的栅极驱动电路，其特征在于，该上拉电路包含： 一第一选择开关，具有一第一端、一第二端及一控制端，该第一选择开关的该第一端接 收该第一选择控制信号，该第一选择开关的该第二端耦接至该第一节点，而该第一选择开 关的该控制端耦接至该第一输入信号端；及 一第二选择开关，具有一第一端、一第二端及一控制端，该第二选择开关的该第一端接 收一第二选择控制信号，该第二选择开关的该第二端耦接于该第一节点，而该第二选择开 关的该控制端接收一第二输入信号。
9. 如权利要求7所述的栅极驱动电路，其特征在于，该驱动电路包含： 一第四开关，包含第一端、一第二端及一控制端，该第四开关的该第一端耦接于该第一 输入端，该第四开关的该第二端耦接于该移位寄存器的输出端，而该第四开关的该控制端 耦接于该第一节点；及 一电容，稱接于该第一节点与该输出端之间。
10. 如权利要求7所述的栅极驱动电路，其特征在于，该些移位寄存器包含一第一移位 寄存器、一第二移位寄存器、一第三移位寄存器及一第四移位寄存器； 其中该第一移位寄存器的该一第一输入端接收一第一时脉信号，该第一移位寄存器的 该第二输入端接收一第二时脉信号，该第一移位寄存器的该第三输入端接收一第三时脉信 号，而该第一移位寄存器的该第二输入信号端稱接至该第二移位寄存器的该输出端； 其中该第二移位寄存器的该一第一输入端接收一第三时脉信号，该第二移位寄存器的 该第二输入端接收该第一时脉信号，该第二移位寄存器的该第三输入端接收一第四时脉信 号，该第二移位寄存器的第一输入信号端稱接至该第一移位寄存器的该输出端，而该第二 移位寄存器的该第二输入信号端耦接至该第三移位寄存器的该输出端； 其中该第三移位寄存器的该一第一输入端接收一第四时脉信号，该第三移位寄存器的 该第二输入端接收该第三时脉信号，该第三移位寄存器的该第三输入端接收该第二时脉信 号，该第三移位寄存器的第一输入信号端耦接至该第二移位寄存器的该输出端，而该第三 移位寄存器的该第二输入信号端耦接至该第四移位寄存器的该输出端；及 其中该第四移位寄存器的该一第一输入端接收该第二时脉信号，该第四移位寄存器的 该第二输入端接收该第四时脉信号，该第四移位寄存器的该第三输入端接收该第一时脉信 号，而该第四移位寄存器的第一输入信号端f禹接至该第三移位寄存器的该输出端。
11. 如权利要求10所述的栅极驱动电路，其特征在于，该第一时脉信号与该第二时脉 信号具有相同周期而有不同的相位，该第一时脉信号的一脉波与该第二时脉信号的一第一 脉波在时序上部分地重迭，且该第一时脉信号的该脉波在时序上落后该第二时脉信号的该 第一脉波； 其中该第一时脉信号与该第三时脉信号具有相同周期而有不同的相位，该第一时脉信 号的该脉波与该第三时脉信号的一脉波在时序上部分地重迭，且该第一时脉信号的该脉波 在时序上领先该第三时脉信号的该脉波； 其中该第三时脉信号与该第四时脉信号具有相同周期而有不同的相位，该第三时脉信 号的该脉波与该第四时脉信号的一脉波在时序上部分地重迭，且该第三时脉信号的该脉波 在时序上领先该第四时脉信号的该脉波；及 其中该第四时脉信号与该第二时脉信号具有相同周期而有不同的相位，该第四时脉信 号的该脉波与该第二时脉信号的一第二脉波在时序上部分地重迭，且该第四时脉信号的该 脉波在时序上领先该第二时脉信号的该第二脉波。
12. 如权利要求10所述的栅极驱动电路，其特征在于，当该第一选择控制信号为栅极 高电位、该第二选择控制信号为栅极低电位、该第一移位寄存器的该第一节点的电位为栅 极低电位、该第二时脉信号为栅极高电位且该第三时脉信号为栅极低电位时： 该第一移位寄存器的该稳压下拉控制电路将该第一移位寄存器的该第二节点的电位 上拉至栅极高电位；及 该第一移位寄存器的该稳压下拉电路根据该第一移位寄存器的该第二节点的电位将 该第一移位寄存器的该第一节点的电位及该第一移位寄存器的该输出端的电位固定在栅 极低电位，以避免因该第一时脉信号的变化致使于该第一移位寄存器的该第一节点产生突 波。
13. 如权利要求10所述的栅极驱动电路，其特征在于，当该第一选择控制信号为栅极 高电位、该第二选择控制信号为栅极低电位、该第二移位寄存器的该第一节点的电位为栅 极低电位、该第一时脉信号为栅极高电位且该第四时脉信号为栅极低电位时： 该第二移位寄存器的该稳压下拉控制电路将该第二移位寄存器的该第二节点的电位 上拉至栅极高电位；及 该第二移位寄存器的该稳压下拉电路根据该第二移位寄存器的该第二节点的电位将 该第二移位寄存器的该第一节点的电位及该第二移位寄存器的该输出端的电位固定在栅 极低电位，以避免因该第三时脉信号的变化致使于该第二移位寄存器的该第一节点产生突 波。
14. 如权利要求10所述的栅极驱动电路，其特征在于，当该第一选择控制信号为栅极 高电位、该第二选择控制信号为栅极低电位、该第三移位寄存器的该第一节点的电位为栅 极低电位、该第三时脉信号为栅极高电位且该第二时脉信号为栅极低电位时： 该第三移位寄存器的该稳压下拉控制电路将该第三移位寄存器的该第二节点的电位 上拉至栅极高电位；及 该第三移位寄存器的该稳压下拉电路根据该第三移位寄存器的该第二节点的电位将 该第三移位寄存器的该第一节点的电位及该第三移位寄存器的该输出端的电位固定在栅 极低电位，以避免因该第四时脉信号的变化致使于该第三移位寄存器的该第一节点产生突 波。
15. 如权利要求10所述的栅极驱动电路，其特征在于，当该第一选择控制信号为栅极 高电位、该第二选择控制信号为栅极低电位、该第四移位寄存器的该第一节点的电位为栅 极低电位、该第四时脉信号为栅极高电位且该第一时脉信号为栅极低电位时： 该第四移位寄存器的该稳压下拉控制电路将该第四移位寄存器的该第二节点的电位 上拉至栅极高电位；及 该第四移位寄存器的该稳压下拉电路根据该第四移位寄存器的该第二节点的电位将 该第四移位寄存器的该第一节点的电位及该第四移位寄存器的该输出端的电位固定在栅 极低电位，以避免因该第二时脉信号的变化致使于该第四移位寄存器的该第一节点产生突 波。
【文档编号】G09G3/20GK104112421SQ201410305305
【公开日】2014年10月22日 申请日期:2014年6月30日 优先权日:2014年4月10日
【发明者】詹秉燏, 吴佳恩, 洪凯尉, 刘立伟, 陈勇志 申请人:友达光电股份有限公司