专利名称：移位寄存器与液晶显示装置的制作方法
技术领域：
本发明涉及一种移位寄存器与采用该移位寄存器的液晶显示装置。
背景技术：
目前薄膜晶体管(ThinFilm Transistor, TFT)液晶显示装置已逐渐成为各种数字产品的标准输出设备，然而，其需要设计适当的驱动电路以保证其稳定工作。通常，液晶显示装置驱动电路包括至少一扫描驱动电路。扫描驱动电路则用来控制薄膜晶体管的导通与截止，扫描驱动电路均采用移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。该多个移位寄存单元按照时序输出一高电位至其中一条扫描线，以开启该扫描线上的薄膜晶体管，而在其他时端均需保持在低电位状态。若每个移位寄存单元的低电位状态不能保持一致，则会造成薄膜晶体管的误开启，使得液晶显示面板无法正常待显示的画面，出现重影等现象。
发明内容
为了解决现有技术移位寄存器输出信号的低电位不一致的问题，有必要提供一种输出信号的低电位一致的移位寄存器。为了解决现有技术液晶显示装置因其移位寄存器输出信号的低电位可能不一致导致显示画面不准确的问题，也有必要提供一种显示画面清晰、准确的液晶显示装置。一种移位寄存器，其包括多个移位寄存单元，其特征在于两相邻的移位寄存单元所接收的两个时钟信号相位相反，每一个移位寄存单元接收相位相反的第一时钟信号与第二时钟信号，且每一移位寄存单元均包括启动信号输入端、启动电路、信号输入电路、信号输出电路、控制电路、参考电压端以及输出端，该启动电路用于接收一启动信号，其包括第一晶体管，该第一晶体管自该启动信号输入端接收该启动信号，并输出至该参考电压端，该参考电压端的电压用于启动该信号输入电路；该信号输入电路接收该第一时钟信号，其包括第二晶体管以及第一电容，该第二晶体管接收该第一时钟信号，并且将该第一时钟信号输出至该输出端，该第一电容电性连接于该参考电压端与该输出端之间；该信号输出电路包括第三晶体管与第四晶体管，该第三晶体管在该控制电路的控制下导通或者截止，第四晶体管在该第二时钟信号的控制下导通或者截止，该第三晶体管与该第四晶体管在导通状态时输出低电位信号至该输出端，该输出端输出的信号作为后一移位寄存单元的该启动信号，该控制电路用于控制该第三晶体管的导通或者截止，包括第五晶体管、第二电容、第一节点、第二节点以及升压开关，该第二电容一端接收该第一时钟信号，另一端电性连接于该第二节点，该第五晶体管在该参考电压端的控制下导通或者截止，该第五晶体管一端电性连接于该第二节点，另一端接收一低电压信号，该升压开关在该第二节点的电压以及第二时钟信号的控制下分别输出高电位信号或者低电位信号至该第一节点，当该第二节点为高电位时，该升压开关输出高于该第二节点电压的高电位信号至该第一节点，当该第一节点为低电位时，该升压开关输出一低电位信号至该第一节点。一种液晶显示装置，其包括一液晶面板与至少一扫描驱动电路，该扫描驱动电路包括前述的移位寄存，。相较于现有技术，从该移位寄存器的工作时序以及电路结构上看，该升压开关在第二节点的电压以及第二时钟信号的控制下，保证第一节点与第二节点电位高、低一致，同时在第二节点为高电位时，使得第一节点输出更高的高电位信号，从而更准确地与充分地开启信号输出电路的第三晶体管，使得此时低电位的第一信号与其他时刻的低电位一致。
图1是本发明移位寄存器一较佳实施方式的电路结构框图。图2是图1所示该第一移位寄存单元的电路图。 图3是图1所示该第一移位寄存单元与该第二移位寄存单元的电路图。图4是图2所示该第一移位寄存单元与该第二移位寄存单元的工作时序图。图5是应用图1所不移位寄存器的液晶显不装置的结构不意图。主要元件符号说明移位寄存器20第一移位寄存单元21第二移位寄存单元22第三移位寄存单元23启动信号STV启动信号输入端VIN输出端GOUT第一信号Gl第二信号G2第一控制端Vcl第二控制端Vc2第一节点Vbl第二节点Vb2参考电压端Va第一参考信号Ral第二参考信号Ra2启动电路211信号输入电路212信号输出电路213控制电路214升压开关215时钟信号CLKl反相时钟信号CLK2第一晶体管T1、P1
第二晶体管T2、P2第三晶体管Τ3、Ρ3第四晶体管Τ4、Ρ4第五晶体管Τ5、Ρ5第六晶体管Τ6、Ρ6第七晶体管Τ7、Ρ7第八晶体管Τ8、Ρ8第九晶体管Τ9、Ρ9 第十晶体管Τ10、Ρ10第^^一晶体管TlUPll第十二晶体管Τ12、Ρ12第一电容Cl第二电容C2低电位信号VEE如下具体实施方式
将结合上述附图进一步说明本发明。
具体实施例方式请参阅图1，是本发明移位寄存器一较佳实施方式的电路结构框图。该移位寄存器20包括多个具有相同电路结构的移位寄存单元，该多个移位寄存单元依次串联，每一移位寄存单元均接收外部电路提供的时钟信号CLKl及反相时钟信号CLK2，且二相邻移位寄存单元所接收的时钟信号反相。每一移位寄存单元的内部电路结构相同，且其均由多个NMOS型晶体管组成。每一 NMOS型晶体管均包括一栅极、一源极与一漏极。本实施方式仅以第一移位寄存单元21及与其相邻的第二移位寄存单元22，以及与第二移位寄存单元22相邻的第三移位寄存单元23为例说明该移位寄存器20的连接关系。每个移位寄存单元，如图1所示的第一移位寄存单元21、第二移位寄存单元22以及第三移位寄存单元23，均包括启动信号输入端VIN，输出端GOUT、第一控制端Vcl、第二控制端V c2以及参考电压端Va。该第一至三移位寄存单元21-23分别输出的信号，如第一信号Gl及第二信号G2(见图4)作为该移位寄存器输出的位移信号。对于第一移位寄存单兀21而言,其启动信号输入端VIN接受一外部电路提供的启动信号STV (请参阅图4)，其输出端GOUT输出的第一信号Gl作为该移位位寄存器20的第一位移信号，同时，该输出端GOUT还与第二移位寄存单元22的启动信号输入端VIN电性连接，以使该第一信号Gl作为该第二移位寄存单元22的启动信号STV。第一控制端Vcl与第二移位寄存单元22的输出端GOUT电性连接，并接收第二移位寄存单元22的输出端GOUT输出的第二信号G2作为控制信号，第二控制端V c2与第二移位寄存单元22的参考电压端Va电性连接，并接受第二移位寄存单元22中参考电压端Va输出的第二参考信号Ra2，该第二参考信号Ra2为一电压信号。其参考电压端Va输出第一参考信号Ral。同理,对于第二移位寄存单兀22而言,其启动信号输入端VIN接收该第一信号Gl作为其启动信号；其第一控制端Vcl电性连接于第三移位寄存单元23的输出端G0UT，并接收第三移位寄存单元23输出端GOUT输出的信号(未标示)作为控制信号；其第二控制端Vc2与第三移位寄存单元23的参考电压端Va电性连接，并接受第三移位寄存单元23中参考电压端Va输出的参考信号(未标不)。可以理解，该移位寄存器20的其他位移寄存单元与上述位移寄存单元21、22的连接方式类似，不再累述。请一并参阅图2和图3，分别是该第一移位寄存单元21的电路结构示意图，及第一移位寄存单元21与该第二移位寄存单元22电连接的电路结构示意图。该第一移位寄存单元21包括启动电路211、信号输入电路212、信号输出电路213、控制电路214。本实施方式中，该启动电路211、信号输入电路212、信号输出电路213及控制电路214包括第一至第十二晶体管T1-T12。启动电路211包括第一晶体管Tl与第八晶体管T8。该第一晶体管Tl的栅极与源极电性连接，并电连接至启动信号输入端VIN，以接收该启动信号STV，其漏极与第八晶体管T8的漏极电性连接，并连接至参考电压端Va。该第八晶体管T8的栅极电性连接于该第一控制端Vcl，源极接受外部电路提供的低电位信号VEE。信号输入电路212包括第二晶体管T2、第九晶体管T9以及第一电容Cl。第二晶体管T2的栅极连接至参考电压端Va，源极接受来自外部电路的时钟信号CLKl，漏极与第九晶体管T9的漏极电性连接，并电性连接至输出端GOUT。第九晶体管T9的栅极电性连接于第二控制端Vc2，源极接收外部电路提供的低电位信号VEE。第一电容Cl电性连接于参考电压端Va与输出端GOUT之间。信号输出电路213包括第三晶体管T3、第四晶体管T4、第十晶体管T10、以及第十一晶体管T11。该第三晶体管T3的栅极与第十晶体管TlO的栅极电性连接，并连接至该控制电路214，第三晶体管T3的漏极连接至输出端G0UT，源极接收外部电路提供的低电位信号VEE。第十晶体管TlO的漏极连接至参考电压端Va，源极接收外部电路提供的低电位信号VEE。第四晶体管T4的栅极与第十一晶体管Tll的栅极电性连接，并接收外部电路提供的反相时钟信号CLK2，第四晶体管T4的漏极连接至输出端G0UT，源极接收外部电路提供的低电位信号VEE。第十一晶体管Tll的漏极连接至参考电压端Va，源极接收该启动信号STV。控制电路214包括升压开关215、第五晶体管T5、第十二晶体管T12及第二电容C2，其中，该第二电容C2的一端连接该时钟信号CLK1，另一端定义一第二节点Vb2。该升压开关215包括串联连接的第六晶体管T6及第七晶体管T7，其中，该第六晶体管T6的漏极与该第七晶体管TlO的漏极相连，从而定义的一第一节点Vbl，该第六晶体管T6的源极接收该时钟信号CLK1，栅极电连接该第二节点Vb2。第七晶体管T7的栅极接收该反相时钟信号CLK2，源极接收外部电路提供的低电位信号VE E0第五晶体管T5的栅极电性连接于参考电压端Va，漏极电性连接于第二节点Vb2，源极接受外部的低电位信号VEE。第十二晶体管T12的栅极电性连接参考电压端Va，漏极电性连接于第一节点Vbl，源极接收外部电路提供的低电位信号VE E。该第二移位寄存单元22的内部电路结构与该第一移位寄存单元21的电路结构相同，其也相应包括十二个晶体管P1-P12与两个电容C1-C2，区别在于第二移位寄存单元22中各晶体管接收的时钟信号与第一移位寄存单元21中相应位置的晶体管所接收的时钟信号反相，如第二移位寄存单元22的第二晶体管P2的源极接收该反相时钟信号CLK2，第九晶体管P9的源极接收该反相时钟信号CLK2，该第四晶体管P4与第十一晶体管Pll的栅极接收该时钟信号CLK1，第二电容C2相对于第二节点Vb2的一端接收该反相时钟信号CLK2，第六晶体管P6的源极接收该反相时钟信号CLK2，第七晶体管P7栅极接收该时钟信号CLKl。而对应地，第一位移寄存单元21的第二晶体管T2、第九晶体管T9、第六晶体管T6及第二电容C2接收时钟信号CLK1，第四、i^一及七晶体管T4、T7、Tll接收反相时钟信号CLK2。可以理解，后续相邻的一对第三移位寄存单元与第四移位寄存单元(图未示)与第·一移位寄存单元21以及第二移位寄存单元22的连接方式相同，不再赘述。请参阅图4，是该第一移位寄存单元21与该第二移位寄存单元22的工作时序图。在tl时段内，外部电路提供的启动信号STV与反相时钟信号CLK2为高电位，时钟信号CLKl为低电位信号。该高电位的启动信号STV驱动第一晶体管Tl导通，参考电压端Va (参考信号)为高电位，第二晶体管T2导通，时钟信号CLKl自第二晶体管T2的源极输入至输出端G0UT，输出端GOUT根据时钟信号CLKl输出低电位的第一信号Gl。由于第一电容Cl 一端连接于高电位的参考电压端Va,另外一端连接于低电位的输出端GOUT,此时该第一电容Cl开始充电。充电完成后该第一参考信号Ral变为高电位，此时控制电路214中第五晶体管T5导通，与第五晶体管T5漏极连接的第二节点Vb2被下拉为低电位。此时，第六晶体管T6栅极由于和与第二节点Vb2连接也变为低电位，因此第六晶体管T6截止。由于该第一参考信号Ral为高电位，该第十二晶体管T12导通，其漏极的低电位信号输出至第一节点Vbl，使得第一节点Vbl为低电位。同时，第七晶体管T7在反相时钟信号CLK2的高电位驱动下导通，则其漏极的低电位信号也输出至第一节点Vbl，同时保证该第一节点Vbl处于低电位。第二电容C2两端均为低电位，不进行充电或者放电。由于第一节点Vbl为低电位，则第三晶体管T3与第十晶体管TlO截止。第四晶体管T4与第十一晶体管Tll在反相时钟信号CLK2高电位的驱动下导通，第四晶体管T4漏极的低电位信号也输出至输出端GOUT,进一步保证第一信号Gl为低电位,第^ 晶体管Tll源极端接收的启动信号STV也输出至与其源极连接的参考电压端Va，进一步保证参考电压端Va的第一参考信号Ral处于高电位。由于此时第二移位寄存单元22未开启，第一控制端Vcl与第二控制端Vc2并未接收到控制信号，则第八晶体管T8与第九晶体管T9均处于截止状态。在t2时段内，启动信号STV由高电位跳变为低电位，时钟信号CLKl跳变为高电位，反相时钟信号CLK2跳变为低电位。第一晶体管Tl截止，由于第一电容Cl两端的电压不会突变，第一参考信号Ral保持高电位。在t2时段开始时，第二移位寄存单元22未启动，第八晶体管T8的栅极自第一控制端Vcl接收第二移位寄存单元22输出端GOUT输出的低电位的第二信号G2，则第八晶体管T8截止。第一参考信号Ral仍然为高电位，第二电容C2在时钟信号CLKl的高电位下继续充电，使得第一参考信号Ral的高电位进一步升高。由于第一参考信号Ral为高电位，第二晶体管T2导通，其源极接收高电位的时钟信号CLK1，并输出至漏极，则输出端GOUT输出的第一信号Gl跳变为高电位。该高电位的第一信号Gl输出至第二移位寄存单元22的启动信号输入端VIN，作为该第二移位寄存单元22的启动信号，启动该第二移位寄存单元22，使得该第二位移寄存单元22的第一晶体管Pl导通，参考电压端Va的第二参考信号Ra2为高电位，第二晶体管P2导通，则低电位的反相时钟信号CLK2输出至信号输出端GOUT，使得第二信号2为低电位，并对第一电容Cl充电。由于第一参考信号Ra2为高电位，则第一位移寄存单元21的第九晶体管T9导通，其源极端接收的高电位的时钟信号CLKl输出至输出端GOUT，进一步保证第一信号Gl为高电位。对于控制电路214与信号输出电路213而言，由于第一参考信号Ral仍然为高电位，则第五晶体管T5、第十二晶体管T12导通，第一节点Vbl与第二节点Vb2为低电位，第六晶体管T6截止，第七晶体管T7在低电位的反相时钟信号CLK2控制下截止。也就是说，此时，该升压开关215未被启动。由于第二节点Vb2仍处于低电位且第一参考电压Ral为高电位,升压开关215未启动。该第十二晶体管T12导通，则与第十二晶体管T12漏极电性连接的第一节点Vbl为低电位，第三晶体管T3与第十晶体管TlO仍然处于截止状态。又由于反相时钟信号CLK2为低电位，则第四晶体管T4与第十一晶体管Tll截止，从而防止其源极端的低电位信号对第一信号Gl的高电位产生干扰。另外，在第一移位寄存单元21的输出端输出高电位的第一信号Gl后，第二移位寄存单元22在高电位的第一信号Gl驱动下启动，但此时由于第二移位寄存单元22的第二晶体管P2接收反相时钟信号CLK2，则其输出端GOUT仍然输出低电位的第二信号G2。在t3时段内，启动信号STV保持低电位，时钟信号CLKl跳变为低电位，反相时钟信号CLK2跳变为高电位。第一晶体管Tl截止。可以理解，第二移位寄存单元22在该高电位的第一信号Gl驱动下启动后，使得第二参考信号Ra2为高电位，则第二晶体管P2导通，其源极接收的高电位的反相时钟信号CLK2输出至输出端G0UT，从而使得第二信号G2为高电位。第一晶体管Tl仍然处于截止状态，第八晶体管T8的栅极自第一控制端Vcl接收高电位的第二信号G2，第八晶体管T8导通，源极自外部电路接收的低电位信号VEE输出至与其漏极电性连接的参考电压端Va,参考电压端Va输出的第一参考信号Ral跳变为低电位。第一参考信号Ral跳变为低电位，第二晶体管T2截止，第九晶体管T9的栅极自第二控制端Vc2接收第二移位寄存单元22输出的高电位的第二参考信号Ra2，第九晶体管T9导通，其源极端自外部电路接收的低电位信号VEE输出至输出端G0UT，输出端GOUT输出的第一信号Gl跳变为低电位。第一电容Cl两端均跳变为低电位,第一电容Cl放电。由于第一参考信号Ral跳变为低电位，则控制电路214中第五晶体管T5与第十二晶体管T12截止，第二节点Vb2浮接，并由于第二电容C2受时钟信号CLKl低电位的控制，第二节点Vb2被钳位至低电位。第二节点Vb2为低电位，第六晶体管T6截止。第七晶体管T7的栅极接收高电位的反相时钟信号CLK2，第七晶体管T7导通，其源极自外部电路接收的低电位信号VEE输出至第一节点Vbl，第一节点Vbl为低电位。对于信号输出电路213而言，由于第一节点Vbl为低电位,则第三晶体管T3与第 十晶体管TlO截止。由于此时反相时钟信号CLK2为高电位，第四晶体管T4与第i^一晶体管Tll导通，第四晶体管T4的源极自外部电路接收的低电位信号VEE输出至输出端G0UT，进而保证第一信号Gl处于低电位，第八晶体管T8源极接收的启动信号STV此时为低电位，进而保证第一参考信号Ral处于低电位。
在t4时段内，启动信号STV保持低电位，时钟信号CLKl跳变为高电位，反相时钟信号CLK2跳变为低电位。第一晶体管Tl截止。可以理解，此时间段，第二移位寄存单元22中第一晶体管Pl在低电位的第一信号Gl的控制下截止，第八晶体管P8在后一移位寄存单元输出端所输出的信号(推断可知为高电位输出)下导通，则参考电压端Va的第二参考信号Ra2跳变为低电位，第九晶体管P9以及第四晶体管P4均导通，则输出端GOUT输出的第二信号G2跳变为低电位。由于第八晶体管T8的栅极自第一控制端Vcl接收第二移位寄存单元22输出的第二信号G2，此时，第二信号G2为低电位，则第二晶体管T2截止，第二参考信号Ra2保持在低电位。信号输入电路212中,第一参考信号Ral为低电位,第二晶体管T2截止。由于第九晶体管T9的栅极自第二控制端V c2接收第二移位寄存单元22的低电位的第二参考信号Ra2，则第九晶体管T9截止。由于第一参考信号Ral为低电位,贝U第五晶体管T5与第十二晶体管T12截止。由于时钟信号CLKl为高电位，对第二电容C2进行充电，第二节点Vb2的电压升高，但由于第二电容C2仍然保持有t2时间内充电时的电压差，则第二节点Vb2的电位小于时钟信号CLKl的高电位，例如为CLKl电压的1/2。由于第二节点Vb2为高电位，第六晶体管T6导通，其源极接收时钟信号CLK1，而此刻时钟信号CLKl为高电位，则与其漏极连接的第一节点Vbl也为高电位。此时第一节点Vbl的电压大于第二节点Vb2的电压。反相时钟信号CLK2为低电位，则第七晶体管T7截止，从而防止外部电路的低电位信号VEE对第一节点Vbl的电压产生干扰。可见，升压开关215中该第六晶体管T6与第七晶体管T7在第二节点Vb2的高电位控制下，在第一节点Vbl输出高于第二节点Vb2电压的高电位，将第二节点Vb2的电压进行升高。下一时间段，时钟信号CLKl为低电位，反相时钟信号CLK2为高电位时,第一节点Vbl为低电位，则升压开关215在第二节点Vb2输出相同的低电位。信号输出电路213中，由于第一节点Vbl为高电位，则第三晶体管T3与第十晶体管TlO导通。第三晶体管T3源极的低电位信号VEE输出至输出端G0UT，第一信号Gl为低电位。第十晶体管TlO源极的低电位信号VEE输出至参考电压端Va，进一步保证第一参考信号Ral为低电位。第四晶体管T4与第十一晶体管Tll的栅极均接收反相时钟信号CLK2，由于此时反相时钟信号CLK2为低电位,第四晶体管T4与第—晶体管Tll截止。可以理解，在此后的时间段内，由于启动信号STV将维持低电位信号，时钟信号CLKl与反相时钟信号CLK2交替跳变为高、低电位，则第一移位寄存单元21交替呈现t3与t4时段的工作状态。具体地，启动信号STV持续为低电位，则第一晶体管Tl、第八晶体管T8、第二晶体管T2以及第九晶体管T9均截止，第一参考信号Ral保持为低电位，则第五晶体管T5与第十二晶体管T12将持续截止。当时钟信号CLKl为低电位，而反相时钟信号CLK2为高电位时，第二电容C2钳位第二节点Vb2为低电位，第六晶体管T6截止；第七晶体管T7导通，第一节点Vbl为低电位，第三晶体管T3与第十晶体管TlO截止，第四晶体管T4与第十一晶体管Tll导通，输出端GOUT输出低电位的第一信号Gl ；当时钟信号CLKl为高电位，而反相时钟信号CLK2为低电位时，第二电容C2充电，第二节点Vb2为高电位，第六晶体管T6导通，第一节点Vbl为高电位，第三晶体管T3与第十晶体管TlO导通，输出端GOUT输出低电位的第一信号G1，第四晶体管T4与第十一晶体管Tll截止，防止低电位信号对第一信号Gl产生干扰。另外，第二移位寄存单元22的工作方式与时序均与第一移位寄存单元21相同，本实施方式不再赘述。相较于现有技术，从工作时序以及电路结构上看，在t4时段内，由于第二节点Vb2通过升压开关215中的第六晶体管T6与第七晶体管T7连接至第一节点Vbl，当第二节点Vb2为低电位时，第六晶体管T6截止，第七晶体管T7导通，使得第一节点Vbl也为低电位；当第二节点Vb2为高电位时，第六晶体管T6导通，第七晶体管T7在反相时钟信号CLK2的控制下截止，使得第一节点Vbl为比第二节点Vb2电压更高的高电位，从而更准确地与充分地开启第三晶体管T3与第十晶体管T10，使得此时低电位的第一信号Gl与其他时刻的低电位一致，例如与第二晶体管T2以及第四晶体管T4输出的低电位一致。另，第十二晶体管T12与第五晶体管T5同步导通与截止，进一步保证第一节点Vbl与第二节点Vb2的电压同时为低电位。另，由于设置有第九晶体管T9，且栅极接收相邻的下一移位寄存单元参考端的电压，从而在t2时段保证第一信号Gl稳定在高电位；在t3时段,保证第一信号Gl稳定在低电位，从而有效辅助输出的第一信号Gl输出更为稳定的电信号。可变更地，该第八晶体管T8、第九晶体管T9、第十晶体管T10、第i^一晶体管Tll以及第十二晶体管T12均可以省略。请参阅图5，是应用该移位寄存器20的液晶显示装置的结构示意图。该液晶显示装置30包括液晶显示面板31、数据驱动电路32与扫描驱动电路33。该液晶显示面板31包括一上基板(图未不)、一下基板(图未不)与一夹持在上基板与下基板之间的液晶层(图未示)，且在该下基板邻近液晶层一侧设置有一用来控制液晶分子扭转状况的薄膜晶体管阵列(图未示)。该扫描驱动电路33输出扫描信号以控制该液晶显示面板31的薄膜晶体管阵列的导通与截止状态，该数据驱动电路32输出数据信号控制该液晶显示面板31显示画面变化。该扫描驱动电路33利用该移位寄存器20控制扫描信号 的输出时序，从而控制该液晶显示面板31的显示。该移位寄存器20可与该液晶显示装置30的薄膜晶体管阵列在同一制造工艺下形成。
权利要求
1.一种移位寄存器，其包括多个移位寄存单元，其特征在于两相邻的移位寄存单元所接收的两个时钟信号相位相反，每一个移位寄存单元接收相位相反的第一时钟信号与第二时钟信号，且每一移位寄存单元均包括启动信号输入端、启动电路、信号输入电路、信号输出电路、控制电路、参考电压端以及输出端，该启动电路用于接收一启动信号，其包括第一晶体管，该第一晶体管自该启动信号输入端接收该启动信号，并输出至该参考电压端，该参考电压端的电压用于启动该信号输入电路；该信号输入电路接收该第一时钟信号，其包括第二晶体管以及第一电容，该第二晶体管接收该第一时钟信号，并且将该第一时钟信号输出至该输出端，该第一电容电性连接于该参考电压端与该输出端之间；该信号输出电路包括第三晶体管与第四晶体管，该第三晶体管在该控制电路的控制下导通或者截止，第四晶体管在该第二时钟信号的控制下导通或者截止，该第三晶体管与该第四晶体管在导通状态时输出低电位信号至该输出端，该输出端输出的信号作为后一移位寄存单元的该启动信号，该控制电路用于控制该第三晶体管的导通或者截止，包括第五晶体管、第二电容、第一节点、第二节点以及升压开关，该第二电容一端接收该第一时钟信号，另一端电性连接于该第二节点，该第五晶体管在该参考电压端的控制下导通或者截止，该第五晶体管一端电性连接于该第二节点，另一端接收一低电压信号，该升压开关在该第二节点的电压以及第二时钟信号的控制下分别输出高电位信号或者低电位信号至该第一节点，当该第二节点为高电位时，该升压开关输出高于该第二节点电压的高电位信号至该第一节点，当该第一节点为低电位时，该升压开关输出一低电位信号至该第一节点。
2.如权利要求1所述的移位寄存器，其特征在于，该升压开关包括第六晶体管与第七晶体管，该第六晶体管的栅极电性连接于该第二节点，源极接收该第一时钟信号，漏极电性连接于该第一节点，该第七晶体管的栅极接收该第二时钟信号，源极接收外部电路提供的低电位信号，漏极电性连接于该第一节点。
3.如权利要求2所述的移位寄存器，其特征在于，每一移位寄存单元是由多个晶体管构成。
4.如权利要求3所述的移位寄存器，其特征在于，该晶体管为NMOS型晶体管。
5.如权利要求3所述的移位寄存器，其特征在于，该启动电路还包括第八晶体管，该第八晶体管与该第一晶体管串联，其漏极电性连接于该参考电压端，源极接收外部电路输出的低电位信号，栅极电性连接于该后一移位寄存单元输出端，该第八晶体管在该后一移位寄存单元输出端输出的信号的控制下导通或者截止。
6.如权利要求3所述的移位寄存器，其特征在于，该信号输入电路还包括第九晶体管，该第九晶体管与该第二晶体管串联，漏极电性连接于该输出端，源极接收外部电路输出的低电位信号，栅极电性连接于该后一移位寄存单元的该参考电压端，并在该后一移位寄存单元参考电压端的电压控制下导通或者截止。
7.如权利要求3所述的移位寄存器，其特征在于，该信号输出电路还包括第十晶体管，该第十晶体管的栅极与该第三晶体管的栅极并联并连接于该第一节点，漏极电性连接于该参考电压端，源极接收外部电路输出的低电位信号。
8.如权利要求3所述的移位寄存器，其特征在于，该信号输出电路还包括第十一晶体管，该第十一晶体的漏极电性连接于该参考电压端，源极接收外部电路输出的低电位信号，栅极接收该第二时钟信号，并在该第二时钟信号的控制下导通或者截止。
9.如权利要求7所述的移位寄存器，其特征在于，该信号输出电路还包括第十一晶体管，该第十一晶体的漏极电性连接于该参考电压端，源极接收外部电路输出的低电位信号，栅极接收该第二时钟信号，并在该第二时钟信号的控制下导通或者截止。
10.如权利要求3所述的移位寄存器，其特征在于，该控制电路还包括第十二晶体管，该第十二晶体管的栅极与该第五晶体管的栅极并联，并连接至该参考电压端，该第十二晶体管的漏极电性连接于该第一节点，源极接收外部电路输出的低电位信号。
11.一种液晶显示装置，其包括一液晶面板与至少一扫描驱动电路，该扫描驱动电路包括一移位寄存器，其特征在于该移位寄存器是权利要求1至10中任意一项所述的移位寄存器。
全文摘要
本发明涉及一种移位寄存器与采用该移位寄存器的液晶显示装置。该液晶显示装置包括一液晶面板与至少一扫描驱动电路。该扫描驱动电路均包括一移位寄存器。每一移位寄存器包括多个移位寄存单元，每一移位寄存单元均接收来自收外部电路的两个时钟信号，且两相邻的移位寄存单元所接收的时钟信号相反，前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。每一移位寄存单元均包括启动电路、信号输入电路、信号输出电路以及控制电路。该移位寄存器输出信号的低电位均一致，采用该移位寄存器的液晶显示装置画面显示更为清晰和准确。
文档编号G09G3/20GK103021321SQ201210589418
公开日2013年4月3日 申请日期2012年12月29日 优先权日2012年12月29日
发明者黄嘉桦 申请人:深超光电(深圳)有限公司