1.一种栅极驱动电路，其特征在于，包括级联的第1级移位寄存器至第n级移位寄存器，n为大于2的整数；
每一所述移位寄存器都包括输入端、输出端、第一复位端、第一时钟信号端和第二时钟信号端；
在所述输入端输入的信号的控制下，所述移位寄存器在第一时段将所述第二时钟信号端输入的第一电平的时钟信号传输至所述输出端，在第二时段将所述第二时钟信号端输入的第二电平的时钟信号传输至所述输出端，所述第一电平大于所述第二电平；
在所述第一时钟信号端输入的信号的控制下，所述移位寄存器在所述第二时段和第三时段将第二电平的下拉信号传输至所述输出端；
在所述第一复位端输入的信号的控制下，所述移位寄存器在所述第三时段停止将所述第二时钟信号端输入的时钟信号传输至所述输出端。
2.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+5级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+4级移位寄存器的输出端相连；
第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-5级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第4级移位寄存器M4的输出端相连，第n级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第5级移位寄存器的输出端OUT相连；
其中，0＜m≤(n-7)/2。
3.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+6级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+5级移位寄存器的输出端相连；
第n-5级移位寄存器的输出端与第n-9级移位寄存器的输入端相连，第n-5级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第4级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-5级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第5级移位寄存器的输出端相连，第n级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第6级移位寄存器的输出端相连；
其中，0＜m≤(n-7)/2。
4.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+4级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+7级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+3级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+6级移位寄存器的输出端相连；
第n-6级移位寄存器的输出端与第n-10级移位寄存器的输入端相连，第n-6级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-5级移位寄存器的输出端与第n-9级移位寄存器的输入端相连，第n-5级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n-4级移位寄存器的输出端与第n-8级移位寄存器的输入端相连，第n-4级移位寄存器的第一复位端与第3级移位寄存器的输出端相连，第n-3级移位寄存器的输出端与第n-7级移位寄存器的输入端相连，第n-3级移位寄存器的第一复位端与第4级移位寄存器的输出端相连，第n-2级移位寄存器的输出端与第n-6级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第5级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-5级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第6级移位寄存器的输出端相连，第n级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第7级移位寄存器的输出端相连；
其中，0＜m≤(n-7)/2。
5.根据权利要求1至4任一项所述的电路，其特征在于，所述栅极驱动电路还包括第一时钟信号线至第四时钟信号线；
所有奇数级移位寄存器中相邻两级移位寄存器的第一时钟信号端分别与所述第一时钟信号线和第二时钟信号线相连，所有奇数级移位寄存器中相邻两级移位寄存器的第二时钟信号端分别与所述第三时钟信号线和第四时钟信号线相连；
所有偶数级移位寄存器中相邻两级移位寄存器的第一时钟信号端分别与所述第一时钟信号线和第二时钟信号线相连，所有偶数级移位寄存器中相邻两级移位寄存器的第二时钟信号端分别与所述第三时钟信号线和第四时钟信号线相连。
6.根据权利要求1所述的电路，其特征在于，第2m级移位寄存器的输出端与第2m+2级移位寄存器的输入端相连，第2m级移位寄存器的第一复位端与第2m+3级移位寄存器的输出端相连，第2m-1级移位寄存器的输出端与第2m+1级移位寄存器的输入端相连，第2m-1级移位寄存器的第一复位端与第2m+2级移位寄存器的输出端相连；
第n-2级移位寄存器的输出端与第n-4级移位寄存器的输入端相连，第n-2级移位寄存器的第一复位端与第1级移位寄存器的输出端相连，第n-1级移位寄存器的输出端与第n-3级移位寄存器的输入端相连，第n-1级移位寄存器的第一复位端与第2级移位寄存器的输出端相连，第n级移位寄存器的输出端与第n-2级移位寄存器的输入端相连，第n级移位寄存器的第一复位端与第3级移位寄存器的输出端相连；
其中，0＜m≤(n-3)/2。
7.根据权利要求6所述的电路，其特征在于，所述栅极驱动电路还包括第一时钟信号线和第二时钟信号线；
所述第1级移位寄存器至第n级移位寄存器的第一时钟信号端与所述第一时钟信号线相连，所述第1级移位寄存器至第n级移位寄存器的第二时钟信号端与所述第二时钟信号线相连。
8.根据权利要求1所述的电路，其特征在于，所述第1级移位寄存器至第n级移位寄存器中的任意一个移位寄存器都包括第一开关管至第七开关管、第一电容和第二电容；
所述第一开关管的控制端与所述移位寄存器的输入端相连，所述第一开关管的第一端与第一电压端相连；
所述第二开关管的控制端与所述移位寄存器的第一复位端相连，所述第二开关管的第一端与第二电压端相连，所述第二开关管的第二端与所述第一开关管的第二端相连；
所述第三开关管的第一端与所述第二电压端相连，所述第三开关管的第二端与所述第二开关管的第二端相连，所述第三开关管的控制端与所述第四开关管的第二端相连；
所述第四开关管的控制端与所述第一开关管的第二端相连，所述第四开关管的第一端与所述第二电压端相连，且所述第四开关管的第二端通过所述第一电容与所述移位寄存器的第二时钟信号端相连；
所述第五开关管的控制端与所述第一开关管的第二端相连，所述第五开关管的第一端与所述第二时钟信号端相连，所述第五开关管的第二端与所述移位寄存器的输出端，且所述第五开关管的控制端通过所述第二电容与所述第五开关管的第二端相连；
所述第六开关管的控制端与所述第四开关管的第二端相连，所述第六开关管的第一端与所述第二电压端相连，所述第六开关管的第二端与所述输出端相连；
所述第七开关管的控制端与所述移位寄存器的第一时钟信号端相连，所述第七开关管的第一端与所述第二电压端相连，所述第七开关管的第二端与所述输出端相连。
9.根据权利要求8所述的电路，其特征在于，所述移位寄存器还包括第二复位端、第八开关管和第九开关管；
所述第八开关管的控制端与所述第二复位端相连，所述第八开关管的第一端与所述第二电压端相连，所述第八开关管的第二端与所述输出端相连；
所述第九开关管的控制端与所述第二复位端相连，所述第九开关管的第一端与所述第二电压端相连，所述第九开关管的第二端与所述第一开关管的第二端相连。
10.一种阵列基板，其特征在于，包括多条栅极线和栅极驱动电路；
所述栅极驱动电路为权利要求1至9任一项所述的栅极驱动电路；
所述栅极驱动电路中的第1级移位寄存器至第n级移位寄存器的输出端分别与所述多条栅极线一一对应相连。
11.一种显示装置，其特征在于，包括权利要求10所述的阵列基板。