一种GOA驱动电路的制作方法

本发明属于显示技术领域，尤其涉及一种goa驱动电路。

背景技术：

随着液晶显示技术的发展以及薄膜晶体管(tft)性能的提升，goa(gateonarray)驱动电路已日渐普遍地应用于液晶显示设备中。

goa驱动电路具有很多的优点，例如由于goa驱动电路是直接在阵列基板上制作形成的，因此可以节省栅极驱动芯片(gateic)的使用，实现显示屏的无边框设计，且有利于提高产品的良率。降低生产成本等。

但另一方面，由于goa驱动电路是直接设置在阵列基板上的，因此不便于对电路中的元器件进行更换。随着元器件的电性漂移或漏电增加等原因，将导致电路中一些关键节点的电压发生变化，严重时将使goa驱动电路的动作时序发生错误，造成显示故障。

技术实现要素：

本发明所要解决的技术问题之一是需要提供一种维持节点电压稳定且工作时序可靠的goa驱动电路。

为了解决上述技术问题，本申请的实施例首先提供了一种goa驱动电路，包括多级goa驱动单元，每级goa驱动单元用于向一行像素单元输出行扫描信号，所述goa驱动单元进一步包括上拉单元、上拉控制单元、下传单元、下拉单元以及下拉维持单元；所述上拉控制单元输出第一电压信号；所述goa驱动单元还包括预充下拉单元，所述预充下拉单元被配置为：在所述第一电压信号由低电位跳变为高电位之前，关闭所述第一电压信号经由所述下拉维持单元进行放电的路径。

优选地，所述下拉维持单元包括第一晶体管，所述第一晶体管的栅极连接所述第一电压信号，其源极连接第一电源信号，其漏极输出第二电压信号，所述第二电压信号被配置为开启或关闭所述路径。

优选地，所述预充下拉单元包括第二晶体管，所述第二晶体管的源极连接所述第一电源信号，其漏极连接所述第二电压信号，其栅极连接预充下拉信号，所述预充下拉信号的上升沿超前于所述第一电压信号的上升沿，所述预充下拉信号的下降沿超前于所述第一电压信号的下降沿且滞后于所述所述第一电压信号的上升沿。

优选地，在与本级goa驱动单元级联的前一级goa驱动单元中，下传单元输出作为所述预充下拉信号的第一下传信号。

优选地，对于与本级goa驱动单元级联的前一级goa驱动单元来说，在该goa驱动单元的前面一级goa驱动单元中，下传单元输出作为所述预充下拉信号的第二下传信号。

优选地，所述上拉控制单元包括第三晶体管，所述第三晶体管的栅极连接与本级goa驱动单元级联的前一级goa驱动单元的下传单元所输出的第一下传信号，其源极连接所述第一电压信号，其漏极连接第二电源信号。

优选地，所述下拉维持单元还包括：第四晶体管，其栅极连接所述第二电压信号，其源极连接所述第一电源信号，其漏极连接所述第一电压信号；第五晶体管，其栅极与源极分别与所述第四晶体管的栅极与源极相连接，其漏极连接对应于其所属的goa驱动单元的行扫描信号；第六晶体管，其栅极与漏极共同连接第三电源信号，其源极连接所述第二电压信号。

优选地，所述下传单元包括第七晶体管，所述第七晶体管的栅极连接所述第一电压信号，其漏极连接时钟信号，其源极输出第三下传信号。

优选地，所述上拉单元包括：第八晶体管，其栅极连接所述第一电压信号，其漏极连接时钟信号，其源极输出对应于其所属的goa驱动单元的行扫描信号；自举电容，其并联连接于所述第八晶体管的栅极与源极之间。

优选地，所述下拉单元包括第九晶体管与第十晶体管，所述第九晶体管的栅极和源极分别与所述第十晶体管的栅极和源极相连接，所述第九晶体管的漏极连接所述第一电压信号，所述第十晶体管的漏极连接对应于其所属的goa驱动单元的行扫描信号。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

通过在各级goa驱动单元内设置预充下拉单元，使得q点电压的放电路径在q点电压由低电位跳变为高电位之前就已经被关闭，因此保证了电路中关键节点电压的稳定性以及时序的可靠性，提升了goa驱动电路的整体性能，有利于延长液晶显示设备的寿命。

本发明的其他优点、目标，和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书，权利要求书，以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本申请的技术方案或现有技术的进一步理解，并且构成说明书的一部分。其中，表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案，但并不构成对本申请技术方案的限制。

图1为现有技术中一种goa驱动单元的结构示意图；

图2为根据本发明一实施例的一级goa驱动单元的结构示意图；

图3为根据本发明另一实施例的一级goa驱动单元的结构示意图；

图4为根据本发明又一实施例的goa驱动电路的工作时序图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本发明的保护范围之内。

图1为现有技术中一种goa驱动单元的结构示意图，实际的goa驱动电路一般由多级如图所示的goa驱动单元相互连接构成，一级goa驱动单元用于向一行像素单元输出行扫描信号。

如图1所示，现有goa驱动电路一般设置有上拉控制单元11、上拉单元12、下拉单元13以及下拉维持单元14等。其中，上拉控制单元11与上拉单元12相连接，可以在特定的时序中向上拉单元12输出一个控制信号，以图1中的q点电压来表示，该控制信号用于开启上拉单元12输出行扫描信号。下拉单元13用于将本级goa驱动单元的行扫描信号和q点电压下拉至低电位，下拉维持单元14则用于在非本行像素单元的扫描期间内，维持行扫描信号和q点电压的低电位。

可以看出，q点电压的数值以及动作的时序是否符合要求对goa驱动电路功能的实现至关重要。而在实际使用中，当q点电压从低电位跳变为高电位时，容易发生驱动(boost)不起来的情况。

本发明实施例针对上述问题提出一种goa驱动单元，其结构如图2所示。本发明实施例的goa驱动单元除包括上拉控制单元21、上拉单元22、下拉单元23以及下拉维持单元24之外，还设置有预充下拉单元25与下传单元26。

预充下拉单元25与下拉维持单元24相连接，该预充下拉单元25被配置为，在q点电压(第一电压信号)由低电位跳变为高电位之前，关闭q点电压经由下拉维持单元24进行放电的路径。下面结合另一个具体的实施例对本发明进行说明。

图3为根据本发明另一实施例的一级goa驱动单元的结构示意图。如图3所示，晶体管t11(第三晶体管)构成上拉控制单元21，晶体管t11的栅极连接与本级goa驱动单元级联的前一级goa驱动单元所输出的下传信号stn1(n1的值小于n的值)。t11的源极连接q点，t11的漏极连接连接固定的高电压信号vdd(第二电源信号)。其中，下传信号stn1由第n1级goa驱动单元的下传单元26产生。

如图3所示，下传单元26主要包括晶体管t22(第七晶体管)，t22的栅极连接q点，t22的漏极连接时钟信号ck，t22的源极输出下传信号stn(对应于本级goa驱动单元的第三下传信号)。在本发明实施例中，设置下传单元26也可在一定程度上减少本级goa驱动单元的q点在其电压维持阶段经由上拉单元22发生漏电。

本实施例中的上拉单元22包括晶体管t21(第八晶体管)和自举电容cb。其中，自举电容cb并联连接在t21的栅极与源极之间。t21的漏极连接时钟信号ck，t21的源极作为本级goa驱动单元的行扫描信号输出端，输出相应的行扫描信号gn，而t21的栅极连接在q点。

本实施例中的下拉单元23包括晶体管t31(第十晶体管)和晶体管t41(第九晶体管)。其中，t31的栅极和源极分别与t41的栅极和源极相连接，t31的漏极连接本级goa驱动单元的行扫描信号，可用于拉低相应的行扫描信号，而t41的漏极同样连接在q点。t31与t41的栅极由下拉信号gn2控制(gn2为对应于第n2级goa驱动单元的行扫描信号，n2的值大于n的值)。t31与t41的源极连接固定的低电平信号vss。

通过上述连接关系也可以看出，q点为众多支路的汇聚点，因此q点的电压以及工作时序对电路驱动功能的实现至关重要。

进一步地请参见上拉控制单元21，当stn1为高电平信号时，晶体管t11开启，q点接收到电源vdd的高电平，由低电位跳变为高电位。

晶体管t11的源极还同时连接晶体管t52(第一晶体管)的栅极，t52的源极连接固定的低电压信号vss(第一电源信号)，t52的漏极输出的电压信号(第二电压信号)以p点的电压来表示。t52的漏极连接晶体管t42(第四晶体管)的栅极，t42的源极连接固定的低电压信号vss，t42的漏极连接q点。则当p点电压为高电位时，晶体管t42开启，q点电压将从高电位被拉低至低电位，即q点会经由晶体管t42进行放电。当p点电压为低电位时，晶体管t42关闭，q点电压可以保持在高电位。因此，通过控制p点电压的数值就可以开启或关闭q点的放电路径。

另外，本实施例中的下拉维持单元24除包括晶体管t52以及t42外，还包括晶体管t32(第五晶体管)与晶体管t51(第六晶体管)。t32的栅极和源极分别与晶体管t42的栅极和源极相连接，t32的漏极连接行扫描信号，用于在适当的时序中将行扫描信号拉低至低电位。t51的栅极与漏极共同连接固定的高电压信号lc(第三电源信号)，t51的源极连接p点，t51可以使得p点电时处于高电位，进而维持晶体管t42处于开启的状态。

在本发明实施例中，预充下拉单元25包括一个晶体管t61(第二晶体管)。t61的栅极连接预充下拉信号con，t61的源极连接固定的低电压信号vss，t61的漏极连接p点，以控制p点电压。具体的，当预充下拉信号con为高电压信号时，晶体管t61开启，p点电压被拉低至低电位，进而使得晶体管t42关闭。当预充下拉信号con为低电压信号时，晶体管t61关闭，p点电压在晶体管t51的控制下跳变为高电位，如图3所示。

进一步地，在本发明实施例中，预充下拉信号con与电压信号q之间需满足一定的时序关系，具体为，con的上升沿超前于q的上升沿，con的下降沿超前于q的下降沿且滞后于q的上升沿。

由于con的上升沿超前于q的上升沿到来，因此在q点电压尚未从低电位跳变为高电位之前，con就可以将晶体管t61开启，进而将p点的电压拉低至低电位，使得晶体管42关闭，即在q点由低电位跳变为高电位之前就关闭q点的放电路径，以保证q点的电压可以可靠地被拉高。当q点电压跳变为高电位后，晶体管t52在q点电压的控制下开启，利用t52来拉低p点电位。

由于con的下降沿超前于q的下降沿(且同时滞后于q的上升沿)，因此，当con电压跳变为低电位后，晶体管t61关闭，不再对p点电压形成钳制，p点的电压完全由q点电压以及lc来进行控制。

现有技术中的goa驱动电路由于不具有晶体管t61，可能导致q点电压出现提升不起来的情况。具体的，如图3所示，当q点电压开始从低电位向高电位跳变的起始阶段，由于此时晶体管t42是处于开启状态的，而只有q点电压处于高电位时才能使晶体管t42关闭。如果p点电压未能被及时拉低，则将导致q点在预充电阶段发生漏电，那么q点就有可能提升不起来。也就是说，q点电压的跳变与p点电压的跳变之间存在一个竞争的关系。

即使q点与p点之间的时序在设计阶段，或产品的初期使用阶段都能满足对应的时序关系，但随着元器件的电性漂移或漏电增加等原因，这种时序上的可靠度会逐渐降低，并有可能随着产品的使用进一步加剧，最终出现时序错误，导致驱动电路的功能失效，是电路中较危险薄弱的一个环节。

而在本发明的实施例中，通过在q点电压发生跳变前关闭q点的放电路径，同时在q点发生下一次跳变时(由高电位跳变为低电位时)将对p点电压的控制权交还给q点，充分保证了工作时序的可靠性。提高了整个goa驱动电路工作的可靠性，有利于延长产品的使用寿命。

在本发明的一个实施例中，可以采用与上拉控制单元21的控制端的控制信号相同的信号来作为预充下拉信号con。如图3所示，上拉控制单元21的控制信号stn1为与本级goa驱动单元级联的前一级goa驱动单元中，下传单元26的输出信号stn1(第一下传信号)。

举例而言，如果goa驱动电路采用前后级逐级级联的形式，第n级goa驱动单元的预充下拉信号con为st(n-1)。下面结合图4所示的时序图进行说明。

假设以采用2个时钟信号(2ck)进行驱动的goa驱动电路为例，时钟信号ck和xck分别间隔接入各级goa驱动单元，第n级goa驱动单元的上拉控制单元21接收第n-1级goa驱动单元所产生的下传信号st(n-1)。如图4所示，第n-1级goa驱动单元在xck为高电平时输出下传信号st(n-1)。在st(n-1)的作用下，晶体管t11与晶体管t61同时开启，p点电压被拉低至低电位，而q点接收固定的高电压信号vdd的作用，发生从低电位到高电位的第一次跳变，q点受vdd控制达到相应的设定电位，如图4中qn的第一级阶梯式上升沿所示。

在接下来的时序中，ck变为高电平，此时q点电压受ck的影响发生第二次跳变，如图4中qn的第二级阶梯式上升沿所示。而p点仍在q点的控制下保持为低电位。至于图4中stn、g(n-1)以及gn等信号的输出波形可以根据现有技术得出，此处不再赘述。

在本发明的其他实施例中，还可以采用如下信号作为预充下拉信号con，对于与本级goa驱动单元级联的前一级goa驱动单元来说，在该goa驱动单元的前面一级goa驱动单元中，下传单元26会产生下传信号st(n1-1)(第二下传信号)，以st(n1-1)作为预充下拉信号con。

举例而言，如果goa驱动电路采用前后级逐级级联的形式，第n级goa驱动单元的预充下拉信号con为st(n-2)。但此时应保证st(n-2)与q之间的时序关系满足st(n-2)的上升沿超前于q的上升沿，st(n-2)的下降沿超前于q的下降沿且滞后于q的上升沿。仍以采用2个时钟信号(2ck)进行驱动的goa驱动电路为例，如图4所示，当ck时钟信号与xck时钟信号的高电平之间存在一定宽度的交叠部分，即ck时钟信号的下降沿滞后于xck时钟信号的上升沿，就可以满足上述条件。

另外，需要说明的是，上述工作于2ck模式的goa驱动电路仅用于对本发明的具体实施例方式进行说明，并不构成对本发明的限定。实际上，本发明实施例的goa驱动电路可以适用于多种工作模式。例如，当采用8ck模式对电路进行驱动时，ck端依次连接ck1、ck3、ck5以及ck7，xck端依次连接ck2、ck4、ck6以及ck8，同时将全部goa驱动单元分为四组。那么对于第n级goa驱动单元，可以采用对应于第n-4级goa驱动单元的下传信号st(n-4)来作为预充下拉信号，也可以采用对应于第n-5级goa驱动单元的下传信号st(n-5)来作为预充下拉信号。容易理解的是，在后面一种情况中，各时钟信号的高电平之间存在一定宽度的交叠。本领域技术人员可以根据需要对goa驱动电路的工作模式进行选择，此处不再赘述。

本发明实施例中的goa驱动电路，由于设置了预充下拉单元，使得q点电压的放电路径在q点电压由低电位跳变为高电位之前就已经被关闭，因此保证了q点电压的稳定性以及时序的可靠性，提升了goa驱动电路的整体性能，有利于延长液晶显示设备的寿命。

虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。