一种GOA驱动电路的制作方法

本发明属于液晶显示技术领域，尤其涉及一种goa驱动电路。

背景技术：

随着平板显示技术的发展，高分辨率、高对比度、高刷新速率、窄边框、薄型化已成为平板显示发展趋势。目前液晶显示仍为平板显示的主流产品，为了实现液晶面板的窄边框、薄型化和低成本，广泛采用goa驱动电路作为其栅极驱动电路。

图1为一现有goa驱动电路的结构示意图，如图1所示，该goa驱动电路包括上拉控制模块110、上拉模块120、下拉模块130以及两个下拉维持模块141与142。其中，一个下拉维持模块141主要由薄膜晶体管t51、t52、t53、t54、t32以及t42构成。另一个下拉维持模块142主要由薄膜晶体管t61、t62、t63、t64、t33以及t43构成。其中，下拉维持模块141由施加于薄膜晶体管t51的栅极的控制信号lc1与施加于薄膜晶体管t52的栅极的控制信号s4共同控制，下拉维持模块142由施加于薄膜晶体管t61的栅极的控制信号lc2与施加于薄膜晶体管t62的栅极的控制信号s5共同控制。控制信号lc1和lc2均为周期为200倍帧周期，占空比为1/2的低频信号，lc1和lc2相位相差1/2周期，在lc1和lc2的交替驱动下，下拉维持模块141与下拉维持模块142交替对qn点和gn的输出信号进行下拉维持。

由图1可以看出，上述两个下拉维持模块共由12个薄膜晶体管构成，在进行电路走线排布时需要占用较大的空间，不利于窄边框的设计。

技术实现要素：

本发明所要解决的技术问题之一是需要提供一种减少布线空间，利于窄边框设计的goa驱动电路。

为了解决上述技术问题，本申请的实施例首先提供了一种goa驱动电路，所述goa驱动电路由多级goa单元级联构成，每一级goa单元用于驱动一行像素单元，当前级goa单元包括：

上拉控制模块，其配置为根据接收到的由第一goa单元输出的行扫描信号与级传信号，输出上拉控制信号；

上拉模块，与所述上拉控制模块相连接，其配置为根据所述上拉控制信号，将接收到的第一时钟信号输出为当前级goa单元的行扫描信号；

下拉模块，与所述上拉控制模块及所述上拉模块相连接，其配置为根据接收到的由第二goa单元输出的行扫描信号，将所述上拉控制信号与所述当前级goa单元的行扫描信号同时下拉至低电平；

下拉维持模块，与所述上拉控制模块及所述上拉模块相连接，其配置为在非本行像素单元的扫描周期内，根据接收到的第二时钟信号，将所述上拉控制信号与所述当前级goa单元的行扫描信号维持在低电平；

其中，所述第一goa单元为位于所述当前级goa单元前面的goa单元，所述第二goa单元为位于所述当前级goa单元后面的goa单元。

优选地，所述上拉控制模块包括第一薄膜晶体管，所述第一薄膜晶体管的栅极连接由所述第一goa单元输出的级传信号，其源极连接由所述第一goa单元输出的行扫描信号，其漏极输出所述上拉控制信号。

优选地，所述上拉模块包括第二薄膜晶体管，所述第二薄膜晶体管的栅极连接所述上拉控制信号，其源极连接所述第一时钟信号，其漏极输出当前级goa单元的行扫描信号。

优选地，所述下拉模块包括第三薄膜晶体管与第四薄膜晶体管；

所述第三薄膜晶体管与所述第四薄膜晶体管的栅极相互连接，并连接由所述第一goa单元输出的行扫描信号，其源极也相互连接，并连接直流电源信号；

所述第三薄膜晶体管的漏极连接所述当前级goa单元的行扫描信号，所述第四薄膜晶体管的漏极连接所述上拉控制信号。

优选地，所述下拉维持模块包括第五薄膜晶体管与第六薄膜晶体管；

所述第五薄膜晶体管与所述第六薄膜晶体管的栅极相互连接，并连接所述第二时钟信号，其源极也相互连接，并连接直流电源信号；

所述第五薄膜晶体管的漏极连接所述当前级goa单元的行扫描信号，所述第六薄膜晶体管的漏极连接所述上拉控制信号。

优选地，所述第一时钟信号与所述第二时钟信号均为占空比为1/4的脉冲信号，且所述第一时钟信号超前于所述第二时钟信号1/4周期。

优选地，连接于当前级goa单元的所述第一时钟信号超前于连接于与当前级goa单元级联的后一级goa单元的所述第一时钟信号1/8周期；

连接于当前级goa单元的所述第二时钟信号超前于连接于与当前级goa单元级联的后一级goa单元的所述第二时钟信号1/8周期。

优选地，所述由第一goa单元输出的行扫描信号包括第n-2级goa单元输出的行扫描信号；

所述由第二goa单元输出的行扫描信号包括第n+2级goa单元输出的行扫描信号；

其中，n表示当前级，且n为正整数。

优选地，所述goa驱动单元还包括级传模块，所述级传模块包括第七薄膜晶体管；

所述第七薄膜晶体管的栅极连接所述上拉控制信号，其源极连接所述第一时钟信号，其漏极输出级传信号。

优选地，所述goa驱动单元还包括自举电容，所述自举电容的第一极板连接所述上拉控制信号，其第二极板连接所述当前级goa单元的行扫描信号。

与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：

本发明实施例能够显著减少用于构成goa单元中下拉维持模块的薄膜晶体管的数量，简化了goa驱动电路的结构，有利于减少goa驱动电路的布线空间，进而实现窄边框设计。

本发明的其他优点、目标，和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书，权利要求书，以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本申请的技术方案或现有技术的进一步理解，并且构成说明书的一部分。其中，表达本申请实施例的附图与本申请的实施例一起用于解释本申请的技术方案，但并不构成对本申请技术方案的限制。

图1为现有技术中goa驱动电路的一个goa单元的结构示意图；

图2为根据本发明一实施例的goa驱动电路的一个goa单元的结构示意图；

图3为根据本发明一实施例的goa驱动电路的时序图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成相应技术效果的实现过程能充分理解并据以实施。本申请实施例以及实施例中的各个特征，在不相冲突前提下可以相互结合，所形成的技术方案均在本发明的保护范围之内。

本发明实施例提出一种结构简单的goa驱动电路，图2示出该goa驱动电路的第n级goa单元，可以用于驱动第n行像素单元，如图2所示，该goa单元包括上拉控制模块210，上拉模块220，下拉模块230，下拉维持模块240以及级传模块250。

其中，上拉控制模块210主要用于输出上拉控制信号，如图2所示，本发明实施例的上拉控制模块210包括薄膜晶体管t11(第一薄膜晶体管)。t11的栅极连接控制信号stn-2，stn-2表示第n-2级goa单元所输出的级传信号，关于级传信号将在后面详细说明。t11的源极连接第n-2级goa单元所输出的行扫描信号gn-2。当stn-2为高电平时，t11开启，且当gn-2也跳变为高电平时，在t11的漏极输出一个上拉控制信号qn，该上拉控制信号qn可以用于控制上拉模块220的开启与关闭。

上拉模块220的输入端与上拉控制模块所输出的上拉控制信号qn相连接，主要用于根据该上拉控制信号qn输出行扫描信号gn。如图2所示，本发明实施例的上拉模块220包括薄膜晶体管t21(第二薄膜晶体管)。t21的栅极连接上拉控制信号qn，其源极连接时钟信号ckn(第一时钟信号，n可以表示1至8中任一)，其漏极作为当前级goa单元的行扫描信号的输出端，输出行扫描信号gn。当qn为高电平时，t21开启，且当ckn也跳变为高电平时，在t21的漏极输出一个行扫描信号gn。

下拉模块230分别与上拉控制模块以及上拉模块的输出端相连接，其主要用于，在完成对当前行像素单元的扫描后，将上拉控制信号qn以及行扫描信号gn下拉至低电平。如图2所示，本发明实施例的下拉模块230包括薄膜晶体管t31(第三薄膜晶体管)与薄膜晶体管t41(第四薄膜晶体管)。其中，t31的栅极与t41的栅极，以及t31的源极与t41的源极分别连接在一起。相互连接的栅极还连接有由第n+2级goa单元输出的行扫描信号gn+2，相互连接的源极连接一直流电源信号vss，且vss为稳定的低电平。t31的漏极连接当前级goa单元的行扫描信号的输出端，当gn+2为高电平时，t31开启，vss可以将gn拉低至低电平。t41的漏极连接上拉控制信号qn，当gn+2为高电平时，t41开启，vss可以将qn拉低至低电平。

本领域技术人员容易理解的是，上述产生相应的控制作用的stn-2、gn-2以及gn+2，均可以更换为其他信号，例如将stn-2和/或gn-2更换为位于当前级goa单元前面的goa单元(第一goa单元)中的相应的信号，将gn+2更换为位于当前级goa单元后面的goa单元(第二goa单元)中的相应的信号，或者也可以是由外部整体输入至goa驱动电路的信号，本发明实施例中对此不作限定。

级传模块250用于输出与行扫描信号同步的级传信号。如图2所示，本发明实施例的级传模块250包括薄膜晶体管t22(第七薄膜晶体管)。t22的栅极以及源极分别与t21的栅极与源极相连接，因此，当上拉控制信号qn为高电平时，t22开启，且当ckn也跳变为高电平时，在t22的漏极端输出一级传信号stn，该级传信号stn与行扫描信号gn同步输出。

在本发明的实施例中，基于级传模块250生成并输出级传信号而实现对其他级goa单元的上拉控制模块进行响应的时序控制，能够提高电路的可靠性，降低误操作。

下拉维持模块240分别与上拉控制模块210以及上拉模块220相连接，下拉维持模块240主要用于在非本行像素单元的扫描周期内，稳定地实施下拉并维持上拉控制信号qn以及行扫描信号gn的低电平状态。如图2所示，本发明实施例的下拉维持模块240包括薄膜晶体管t32(第五薄膜晶体管)以及薄膜晶体管t42(第六薄膜晶体管)。其中，t32的栅极与t42的栅极相互连接，并同时连接时钟信号ckm(第二时钟信号，m可以表示1至8中任一)。t32的源极与t42的源极相互连接，并同时连接直流电源信号vss。t32的漏极连接当前级goa单元的行扫描信号的输出端，当ckm为高电平时，t32开启，vss可以将gn拉低至低电平。t42的漏极连接上拉控制信号qn，当ckm为高电平时，t42开启，vss可以将qn拉低至低电平。

另外，如图2所示，本发明实施例的goa单元也设置有自举电容cb，cb的第一极板连接上拉控制信号qn，其第二极板连接当前级goa单元的行扫描信号gn。自举电容cb主要用于维持薄膜晶体管t21的栅极与源极之间的电压，稳定t21的输出。关于cb的相关内容可参见现有技术，此处不再赘述。

从上述结构可以看出，本发明实施例的下拉维持模块240仅由2个薄膜晶体管构成，相比于现有技术中的由12个薄膜晶体管的构成的下拉维持模块，其所用薄膜晶体管的数量显著降低，既简化了goa驱动电路的结构，又能够较少goa驱动电路所占用的空间，有利于实现窄边框化。

下面结合图3所示的goa驱动电路工作的时序图，对本发明实施例的goa驱动电路的工作过程进行说明。

上述goa单元通过相互级联构成goa驱动电路，具体的，以图2中的第n级goa单元为例，其通过上拉控制模块210与第n-2级goa单元相级联，并通过下拉模块230与第n+2级goa单元相级联。

进一步地，本发明实施例中所采用的第一时钟信号ckn与第二时钟信号ckm均为占空比为1/4的脉冲信号。且相邻的两级goa单元所接入的第一时钟信号ckn具有设定的相位差。以第n级goa单元为例，接入第n级goa单元的第一时钟信号ckn超前于接入第n+1级goa单元的第一时钟信号ckn1/8周期。同样的，相邻的两级goa单元所接入的第二时钟信号ckm也具有设定的相位差。以第n级goa单元为例，接入第n级goa单元的第二时钟信号ckm超前于接入第n+1级goa单元的第二时钟信号ckm1/8周期。

根据上述内容容易知道，连续8级goa单元的第一时钟信号ckn可以形成一个循环，同样的，连续8级goa单元的第二时钟信号ckm可以形成一个循环。因此，在图3中基于8个具体的第一/第二时钟信号进行说明。

另外，对于同一级goa单元，应用于其上拉模块220的第一时钟信号ckn与应用于其下拉维持模块240的第二时钟信号ckm也保持有设定的相位差。具体为，第一时钟信号ckn超前于第二时钟信号ckm1/4周期。因此，分别对应于8个第一时钟信号ck1、ck2、ck3、ck4、ck5、ck6、ck7以及ck8，第二时钟信号的时序为ck3、ck4、ck5、ck6、ck7、ck8、ck1以及ck2。

结合图2与图3，stv表示初始触发信号，在本发明实施例中，其被同时接入第1级goa单元以及第2级goa单元中的薄膜晶体管t11的栅极与源极(即同时充当第1级goa单元与第2级goa单元的stn-2与gn-2)。当stv为高电平时，第1级goa单元与第2级goa单元的t11同时开启，且将q1与q2均拉升至高电平，进而使得第1级goa单元与第2级goa单元的t21同时开启。

当ck1的高电平到来后，第1级goa单元的行扫描信号输出端输出一个高电平的行扫描信号g1，当ck2的高电平到来后，第2级goa单元的行扫描信号输出端也会输出一个高电平的行扫描信号g2，如图3所示。

在g1跳变为高电平后，由于st1(与g1同步输出)与g1分别连接至第3级goa单元的t11的栅极与源极，因此第3级goa单元的t11被开启，当ck3的高电平到来后，第3级goa单元的行扫描信号输出端输出一个高电平的行扫描信号g3。

在g3跳变为高电平后，由于g3同时连接至第1级goa单元的t31与t41的栅极，因此t31与t41被开启，进而将第1级goa单元的g1与q1同时拉低至低电平。

另一方面，由于ck3同时作为第1级goa单元的t32与t42的栅极的控制信号，因此，当ck3跳变为高电平后，t32与t42被开启，可以同时对g1与q1施加下拉作用。在本发明的实施例中，通过t31、t41、t32与t42的共同作用，能够将g1与q1更加快速地下拉至低电平。

当g3跳变恢复至低电平(当第5级goa单元的行扫描信号g5输出高电平后，或者当ck5跳变为高电平后，g3会被拉低至低电平)后，t31与t41将关闭，并维持至下一帧，因此t31与t41对g1与q1的下拉作用将不再存在。

但对于t32与t42而言，由于其栅极端连接ck3，而ck3经历1/4时钟信号周期之后，将再次跳变为高电平，进而使得t32与t42再次打开，并对g1与q1进行下来。容易理解的是，在接下来的扫描过程中，t32与t42将呈周期性地开启，并周期性地对g1与q1施加下拉作用，以使得g1与q1在之后的扫描过程中，均能稳定地保持在低电平状态。

在本发明的实施例中，通过第一时钟信号与第二时钟信号的相互配合，来实现对行扫描信号gn与上拉控制信号qn的下拉维持，简化了goa驱动电路的设计，有利于超窄边框显示面板结构。

虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。