引入第一时钟信号CLKl的高电平，PD点为高电平，又因为第九薄膜晶体管M9关断，使第六薄膜晶体管M6持续导通，PD点保持高电平；因为H)点的高电平，第十薄膜晶体管MlO保持导通，引入VSS低电平到上拉节点I3U点，PU点保持低电平，第i^一薄膜晶体管Mll保持导通，引入VSS低电平到输出端子OUTPUT，同时给第二电容C2放电；第十二薄膜晶体管M12导通，引入VSS低电平电压到输出端子OUTPUT，所以输出端子OUTPUT输出低电平。
[0083]在第五阶段t5之后，重复进行第四阶段t4和第五阶段t5的操作，直到再次依次出现第一阶段tl、第二阶段t2和第三阶段t3的时序，并再次执行第一阶段tl、第二阶段t2和第三阶段t3，即为:使第三薄膜晶体管M3和第四薄膜晶体管M4以及第十薄膜晶体管MlO和第i^一薄膜晶体管Mll轮流对PU点和OUTPUT点放电，使得移位寄存器除了输出高电平的时间段，其余时间段中OUTPUT点和PU点始终保持低电平，使第九薄膜晶体管M9在第二时钟信号CLK2为高电平导通，将第一下拉节点H)CN点引入低电平，从而立即关断第五薄膜晶体管M5，防止第二下拉节点H)点直接与第一时钟信号CLKl相连造成的放电过程，使得第二下拉节点ro持续为高电平。从而达到防止ro点循环处于放电和充电的过程造成的工作损耗，以及防止第二下拉节点电压信号的衰减，从而减小移位寄存器的工作损耗，提高其工作的稳定性。
[0084]实施例二
[0085]参见图4，本发明实施例提供的一种阵列基板栅极驱动装置的级联结构图，其中该级联结构的移位寄存器单元以实施例一提供的移位寄存器为例，其中，
[0086]如果整个栅极驱动电路总共有N级移位寄存器单元(GOA unit)，N为栅线数量，其中的第一级的INPUT由垂直开启信号(Start Vertical, STV)提供，第一级的RESET信号由第二级的OUTPUT提供，第N级的INPUT由第N-1级的输出提供，第N级的RESET信号由RESET单元提供。例如，第η级(1〈η〈Ν)的输入信号INTPUT由η_1级的输出OUTPUT提供，第η级的复位信号RESET由n+1级的输出OUTPUT提供。
[0087]综上所述，本发明实施例提供的一种移位寄存器，其中相同的移位寄存器单元多级连接，该移位寄存器单元包括:响应于输入信号的输入模块，响应于上拉节点的输出模块，响应于复位信号的复位模块，响应于第一时钟信号的第一上拉模块，响应于第一下拉节点电压信号的第二上拉模块，响应于上拉节点电压信号第一下拉模块，响应于上拉节点电压信号的第二下拉模块，响应于第二时钟信号的控制模块，响应于第一时钟信号和第二下拉节点的保持模块。用以降低移位寄存器的工作损耗，减小第二下拉节点电压信号的衰减，从而提尚其工作的稳定性。
[0088]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种移位寄存器，其中相同的移位寄存器单元多级连接，其特征在于，该移位寄存器单元包括:输入模块、输出模块、复位模块、第一上拉模块、第二上拉模块、第一下拉模块、第二下拉模块、控制模块和保持模块；其中， 输入模块，响应于输入信号，用于将第一时钟信号电压提供给上拉节点，其中，上拉节点为输入模块的输出节点； 输出模块，响应于上拉节点，用于将第二时钟信号电压提供给输出端子； 复位模块，响应于复位信号，用于将电源负极电压提供给上拉节点和输出端子； 第一上拉模块，响应于第一时钟信号，用于将第一时钟信号电压提供给第一下拉节点，其中，第一下拉节点为第一上拉模块的输出节点； 第二上拉模块，响应于第一下拉节点电压信号，用于将第一时钟信号电压提供给第二下拉节点，其中，第二下拉节点为第二上拉模块的输出节点； 第一下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第一下拉节占.V， 第二下拉模块，响应于上拉节点电压信号，用于将电源负极电压提供给第二下拉节占.V， 控制模块，响应于第二时钟信号，用于将电源负极电压提供给第一下拉节点； 保持模块，响应于第一时钟信号和第二下拉节点，用于将电源负极电压提供给输出端子。
2.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块，包括: 第一薄膜晶体管，其栅极连接输入信号端，源极连接第一时钟信号端，漏极作为输入模块的输出节点，即作为上拉节点； 第一电容，连接于第一薄膜晶体管的漏极和第一时钟信号端之间。
3.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块，包括: 第二薄膜晶体管，其栅极连接上拉节点，源极连接第二时钟信号端，漏极连接输出端子; 第二电容，连接于上拉节点和输出端子之间。
4.根据权利要求1所述的移位寄存器，其特征在于，所述复位模块，包括: 第三薄膜晶体管，其栅极连接复位信号，其源极连接上拉节点，其漏极连接电源负极电压端； 第四薄膜晶体管，其栅极连接复位信号，其源极连接输出端子，其漏极连接电源负极电压端。
5.根据权利要求1所述的移位寄存器，其特征在于，所述第一上拉模块，包括: 第五薄膜晶体管，其栅极和源极连接第一时钟信号端，漏极作为第一上拉模块的输出节点，即作为第一下拉节点。
6.根据权利要求1所述的移位寄存器，其特征在于，所述第二上拉模块，包括: 第六薄膜晶体管，其栅极连接第一下拉节点，源极连接第一时钟信号端，漏极作为第二上拉模块的输出节点，即作为第二下拉节点。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第一下拉模块，包括: 第七薄膜晶体管，其栅极连接上拉节点，源极连接电源负极电压端，漏极连接第一下拉节点。
8.根据权利要求1所述的移位寄存器，其特征在于，所述第二下拉模块，包括: 第八薄膜晶体管，其栅极连接上拉节点，源极连接第二下拉节点，漏极连接电源负极电压端。
9.根据权利要求1所述的移位寄存器，其特征在于，所述控制模块，包括: 第九薄膜晶体管，其栅极连接第二时钟信号端，源极连接电源负极电压端，漏极连接第一下拉节点。
10.根据权利要求1所述的移位寄存器，其特征在于，所述保持模块，包括: 第十薄膜晶体管，其栅极连接第二下拉节点，源极连接上拉节点，漏极连接电源负极电压端； 第十一薄膜晶体管，其栅极连接第二下拉节点，源极连接输出端子，漏极连接电源负极电压端； 第十二薄膜晶体管，其栅极连接第一时钟信号端，源极连接输出端子，漏极连接电源负极电压端。
11.一种阵列基板栅极驱动装置，其特征在于，该阵列基板栅极驱动装置包括级联的如权利要求1?10任一权项所述的移位寄存器。
【专利摘要】本发明提供了一种移位寄存器及阵列基板栅极驱动装置，该移位寄存器具有将相同的移位寄存器单元进行多级连接的结构，所述移位寄存器单元包括：响应于输入信号的输入模块，响应于上拉节点的输出模块，响应于复位信号的复位模块，响应于第一时钟信号的第一上拉模块，响应于第一下拉节点电压信号的第二上拉模块，响应于上拉节点电压信号的第一下拉模块，响应于上拉节点电压信号的第二下拉模块，响应于第二时钟信号的控制模块，响应于第一时钟信号和第二下拉节点的保持模块。本发明能够降低移位寄存器的工作损耗，减小第二下拉节点电压信号的衰减，从而提高其工作的稳定性。
【IPC分类】G09G3-36, G11C19-28
【公开号】CN104700812
【申请号】CN201510149291
【发明人】王峥
【申请人】京东方科技集团股份有限公司, 北京京东方显示技术有限公司
【公开日】2015年6月10日
【申请日】2015年3月31日