晶体管Ml接收输入信号端Input发出的高电平信号，第一晶体管Ml的源极和漏极导通，第一时钟信号端Clkl发出高电平信号为第二电容C2进行充电，图3中的上拉控制点I3U为控制电路P2与上拉电路P4的交点，上拉控制点PU处为高电平信号，第三晶体管M3的源极和漏极导通，第四晶体管M4的源极和漏极导通，使得第六晶体管M6的漏极和第七晶体管M7的漏极均为低电平信号；图3中的下拉控制点H)为控制电路P2与下拉电路P3的交点，下拉控制点H)为低电平信号，第八晶体管M8的栅极和第九晶体管M9的栅极均为低电平信号，第八晶体管M8的源极和漏极截止，第九晶体管M9的源极和漏极截止；第十晶体管MlO的源极和漏极导通，第二时钟信号端Clk2发出低电平信号，第十晶体管MlO的漏极为低电平信号；第十六晶体管M16的栅极接收第一时钟信号端Clkl的高电平信号，第十六晶体管M16的源极和漏极导通，第十六晶体管M16的漏极为低电平信号，因此移位寄存器的输出端Output为低电平信号。
[0037]在B-C阶段，第一时钟信号端Clkl发出低电平信号，输入信号端Input发出低电平信号，第二时钟信号端Clk2发出高电平信号，复位信号端Reset发出低电平信号，由于第二电容C2的自举作用，上拉控制点为高电平信号，第三晶体管M3的源极和漏极导通，第四晶体管M4的源极和漏极导通，第十晶体管MlO的源极和漏极导通，第十晶体管MlO的漏极为高电平信号，移位寄存器单元的输出端Output为高电平信号；第十一晶体管Mll的栅极、第十三晶体管M13的栅极和第十四晶体管M14的栅极为高电平信号，第十一晶体管Mll的源极和漏极导通，第十三晶体管Mll的源极和漏极导通，第十四晶体管Mll的源极和漏极导通；第十六晶体管M16的栅极为低电平信号，第十六晶体管M16的源极和漏极截止；第十二晶体管M12和第十三晶体管M13形成串联结构，第十二晶体管M12的漏极电压被第十三晶体管M13分压而变低，第十五晶体管M15的栅极为低电平信号，第十五晶体管M15的源极和漏极截止，使得移位寄存器单元的输出端Output仍为高电平信号。
[0038]在C-D阶段，第一时钟信号端Clkl发出高电平信号，第二时钟信号端Clk2发出低电平信号，输入信号端Input发出低电平信号，复位信号端Reset发出高电平信号，第二晶体管M2的栅极为高电平信号，第二晶体管M2的源极和漏极导通，为第二电容C2进行放电，使得上拉控制点PU为低电平信号，第十晶体管MlO的栅极为低电平信号，第十晶体管MlO的源极和漏极截止；第六晶体管M6的栅极为高电平信号，第六晶体管M6的源极和漏极导通，第七晶体管M7的栅极为高电平信号，第七晶体管M7的源极和漏极导通，下拉控制点H)为高电平信号，第九晶体管M9的栅极为高电平信号，第九晶体管M9的源极和漏极导通，使得移位寄存器单元的输出端Output为低电平信号；第十六晶体管M16的栅极接收第一时钟信号端Clkl的高电平信号，第十六晶体管M16的源极和漏极导通，第十六晶体管M16的漏极为低电平信号，因此移位寄存器的输出端Output为低电平信号。
[0039]在D-E阶段，第一时钟信号端Clkl为低电平信号，第二时钟信号端Clk2为高电平信号，输入信号端Input发出低电平信号，复位信号端Reset发出低电平信号，由于下拉控制点H)还保持着C-D阶段的高电平信号的状态，所以第八晶体管M8的栅极和第九晶体管M9的栅极为高电平信号，第八晶体管M8的源极和漏极导通，为第二电容C2进行放电，第九晶体管M9的源极和漏极导通，使得移位寄存器单元的输出端Output为低电平；第十三晶体管M13的栅极和第十四晶体管M14的栅极为低电平信号，第十三晶体管M13的源极和漏极截止，第十四晶体管M14的源极和漏极截止；第十一晶体管Mll的栅极为高电平信号，第十一晶体管Mll的源极和漏极导通，第十二晶体管M12的栅极为高电平，第十二晶体管M12的源极和漏极导通，第十五晶体管M15的栅极为高电平信号，第十五晶体管M15的源极和漏极导通，移位寄存器单元的输出端Output为低电平信号。
[0040]在E-F阶段，第一时钟信号端Clkl发出高电平信号，第二时钟信号端CLK2发出低电平信号，输入信号端Input发出低电平信号，复位信号端Reset发出低电平信号，第六晶体管M6的栅极为高电平信号，第六晶体管M6的源极和漏极导通，第七晶体管M7的栅极为高电平信号，第七晶体管M7的源极和漏极导通，上拉控制点为高电平信号；第九晶体管M9的栅极为高电平信号，第九晶体管M9的源极和漏极导通，移位寄存器单元的输出端Output为低电平信号；第十六晶体管M16的栅极接收第一时钟信号端Clkl的高电平信号，第十六晶体管M16的源极和漏极导通，第十六晶体管M16的漏极为低电平信号，因此移位寄存器的输出端Output为低电平信号。
[0041]实施例三
[0042]请参阅图5，本发明实施例还提供了一种移位寄存器，该移位寄存器包括多级上述实施例中的移位寄存器单元，且除第一级移位寄存器单元外，其余每个移位寄存器单元的输入信号端连接与其相邻的上一级移位寄存器单元的本级输出端；除最后一级移位寄存器单元外，其余每个移位寄存器单元的本级输出端连接与其相邻的上一级移位寄存器单元的复位信号端。比如:如图5所示，第η-1行像素单元对应的第η-1级移位寄存器单元的输出端Output (η-1)与第η行像素单元对应的第η级移位寄存器单元的输入信号端Input η连接；第η行像素单元对应的第η级移位寄存器单元的输出端Output η与第η_1行像素单元对应的第η-1级移位寄存器单元的复位信号端Reset (η-1)连接。
[0043]需要说明的是，所述移位寄存器中的移位寄存器单元与上述实施例中的移位寄存器单元具有的优势相同，此处不再赘述。
[0044]实施例四
[0045]本发明实施例还提供一种显示装置，所述显示装置包括上述实施例中的移位寄存器，所述显示装置中的移位寄存器与上述实施例中的移位寄存器具有的优势相同，此处不再赘述。具体的，显示装置可以为液晶显示面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0046]在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0047]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
【主权项】
1.一种移位寄存器单元，其特征在于，包括输入复位模块、控制模块、下拉模块、上拉模块和保持模块； 其中，所述输入复位模块，其输入端连接第一时钟信号端、输入信号端、复位信号端以及低电平端，其输出端连接所述控制模块、所述下拉模块和所述上拉模块，所述输入复位模块用于接收所述第一时钟信号端、所述输入信号端和所述复位信号端的输入信号； 所述控制模块，其输入端连接所述输入复位模块、所述上拉模块、低电平端和第二时钟信号端，其输出端连接所述下拉模块，所述控制模块用于根据所述输入复位模块接收的所述第一时钟信号端、所述输入信号端、所述复位信号端和所述低电平端的输入信号，控制所述下拉模块开启； 所述下拉模块，其输入端连接所述控制模块、低电平端和所述第一时钟信号端，其输出端连接所述移位寄存器单元的输出端、所述上拉模块和所述输入复位模块，所述下拉模块用于将所述移位寄存器单元的输出端的输出信号下拉为低电平； 所述上拉模块，其输入端连接所述第二时钟信号端、所述控制模块和所述输入复位模块，其输出端连接所述移位寄存器单元的输出端和所述下拉模块，所述上拉模块用于根据所述第二时钟信号端的输入信号，以及所述输入复位模块接收的第一时钟信号端、输入信号端、复位信号端以及低电平端的输入信号，将所述移位寄存器单元的输出端的输出信号上拉为高电平； 所述保持模块，其输入端连接第一时钟信号端、第二时钟信号端、低电平端和所述移位寄存器单元的