移位寄存器、栅极驱动电路和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，具体而言，涉及一种移位寄存器、栅极驱动电路和显示
目.0
【背景技术】
[0002]在传统显示器中，一般利用外部驱动芯片来驱动显示面板上的像素以显示画面，但为了减少元件数目并降低制造成本，目前已逐渐采用将驱动电路的结构直接制作在显示面板上的技术，例如，将栅极驱动电路整合于阵列基板的阵列基板行驱动技术(GateDriver on Array，GOA)的技术。在应用GOA技术的显示面板中，由多级移位寄存器组成的栅极驱动电路提供扫描信号。
[0003]然而，传统的移位寄存器在下拉控制单元中使用二极管分压为晶体管的栅极提供信号，从而造成了二极管的一端的高电平通过二极管对地放电的瞬时电流过大的问题。
【发明内容】
[0004]本发明提供一种移位寄存器、栅极驱动电路和显示装置，克服了使用二极管分压的方法造成的瞬时电流过大的问题，避免了大的放电电流，降低了功耗。
[0005]根据本发明的一方面，提供一种移位寄存器，包括:置位与复位单元、下拉控制单元、下拉单元以及输出单元。置位与复位单元响应于置位信号或复位信号对输出单元中的上拉节点进行置位或复位，当所述上拉节点被置位而处于第一电平状态时，输出单元响应于第一控制信号通过移位寄存器的输出端输出输出信号。下拉控制单元响应于第二控制信号对下拉单元中的下拉节点进行置位，当所述下拉节点被置位而处于所述第一电平状态时，所述上拉节点被下拉为与所述第一电平状态不同的第二电平状态。所述下拉控制单元包括晶体管和电容器，并且通过所述电容器将所述第二控制信号施加至所述晶体管的栅极。当所述上拉节点被置位而处于所述第一电平状态时，所述下拉控制单元的晶体管的栅极与所述下拉单元的下拉节点处于所述第二电平状态。
[0006]根据本发明的实施例，所述输出单元可以包括第一晶体管和第一电容器，所述第一控制信号施加至第一晶体管的漏极，第一晶体管的栅极和第一电容器的第一极共同连接至所述上拉节点，并且第一晶体管的源极和第一电容器的第二极连接至移位寄存器的输出端。所述下拉单元可以包括第二晶体管、第三晶体管、第五晶体管和第六晶体管以及第二电容器，第二晶体管的栅极、第三晶体管的栅极、第五晶体管的漏极以及第二电容器的第一极共同连接至所述下拉节点，第五晶体管的栅极和第六晶体管的栅极以及第三晶体管的漏极共同连接至所述上拉节点，第二晶体管的漏极连接至移位寄存器的输出端，第六晶体管的漏极连接至所述下拉控制单元的晶体管的栅极，并且第二电容器的第二极连接至第二晶体管、第三晶体管、第五晶体管和第六晶体管的各个源极。所述下拉控制单元的晶体管可以为第四晶体管，并且所述下拉控制单元的电容器可以为第三电容器，第四晶体管的源极连接至所述下拉节点。所述置位与复位单元可以包括第七晶体管和第八晶体管，所述置位信号施加至第七晶体管的栅极和第八晶体管的栅极中的一个，所述复位信号施加至第七晶体管的栅极和第八晶体管的栅极中的另一个。
[0007]根据本发明的实施例，所述第一电平状态可以为高电平状态，所述第二电平状态可以为低电平状态，并且所述第一至第八晶体管可以均为N型晶体管。可以将高电平信号或所述第二控制信号施加至第四晶体管的漏极，并且可以将低电平信号施加至第二晶体管、第三晶体管、第五晶体管和第六晶体管的各个源极。当所述第二控制信号为高电平时，所述下拉节点被置位而处于高电平状态，所述上拉节点被下拉为低电平状态。第七晶体管的源极和第八晶体管的漏极可以共同连接至所述上拉节点，并且可以将高电平信号施加至第七晶体管的漏极，将低电平信号施加至第八晶体管的源极。可替换地，第七晶体管的漏极和第八晶体管的源极可以共同连接至所述上拉节点，并且可以将高电平信号施加至第八晶体管的漏极，将低电平信号施加至第七晶体管的源极。
[0008]根据本发明的另一实施例，所述第一电平状态可以为低电平状态，所述第二电平状态可以为高电平状态，并且所述第一至第八晶体管可以均为P型晶体管。可以将低电平信号或所述第二控制信号施加至第四晶体管的漏极，并且可以将高电平信号施加至第二晶体管、第三晶体管、第五晶体管和第六晶体管的各个源极。当所述第二控制信号为低电平时，所述下拉节点被置位而处于低电平状态，所述上拉节点被下拉为高电平状态。第七晶体管的漏极和第八晶体管的源极可以共同连接至所述上拉节点，并且可以将高电平信号施加至第七晶体管的源极，将低电平信号施加至第八晶体管的漏极。可替换地，第七晶体管的源极和第八晶体管的漏极可以共同连接至所述上拉节点，并且可以将高电平信号施加至第八晶体管的源极，将低电平信号施加至第七晶体管的漏极。
[0009]根据本发明的实施例，所述输出单元还可以包括N型的第九晶体管，并且将高电平信号施加至第九晶体管的栅极，所述置位与复位单元和所述下拉单元通过第九晶体管连接至所述上拉节点。
[0010]根据本发明的另一实施例，所述输出单元还可以包括P型的第九晶体管，并且将低电平信号施加至第九晶体管的栅极，所述置位与复位单元和所述下拉单元通过第九晶体管连接至所述上拉节点。
[0011]根据本发明的另一方面，提供了一种栅极驱动电路，其包括η个级联的根据本发明的移位寄存器，所述η为大于I的整数。前一级的移位寄存器的输出信号用于后一级的移位寄存器的置位信号，而后一级的移位寄存器的输出信号用于前一级的移位寄存器的复位信号，或者后一级的移位寄存器的输出信号用于前一级的移位寄存器的置位信号，而前一级的移位寄存器的输出信号用于后一级的移位寄存器的复位信号。
[0012]根据本发明的另一方面，提供了一种显示装置，包括根据本发明的栅极驱动电路。
[0013]根据本发明的移位寄存器、栅极驱动电路和显示装置，能够克服使用二极管分压的方法所造成的瞬时电流过大的问题，避免了大的放电电流，降低了功耗。
【附图说明】
[0014]通过以下结合附图的详细描述，将更加清楚地理解以上和其它方面、特征和其它优点，其中:
图1示意性地示出了根据本发明的一个实施例的移位寄存器的电路； 图2示意性地示出了根据本发明的另一个实施例的移位寄存器的电路；
图3示意性地示出了根据本发明的另一个实施例的移位寄存器的电路；
图4示意性地示出了根据本发明的另一个实施例的移位寄存器的电路；
图5为图1至图3所示的移位寄存器的信号时序图；
图6为图4所示的移位寄存器的信号时序图；以及图7为根据本发明的实施例的栅极驱动电路的示图。
【具体实施方式】
[0015]下文中，将参照附图详细描述本发明构思的示例性实施例。
[0016]然而，本发明构思可按照许多不同形式例示，并且不应理解为限于本文阐述的特定实施例。此外，提供这些实施例是为了使得本公开将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域技术人员。
[0017]图1示意性地示出了根据本发明的一个实施例的移位寄存器的电路。
[0018]如图1所示，根据本发明的实施例的移位寄存器可以包括:置位与复位单元、下拉控制单元、下拉单元以及输出单元。
[0019]置位与复位单元响应于置位信号或复位信号对输出单元中的上拉节点进行置位或复位。在图1中，将置位信号和复位信号示出为分别来自前一级移位寄存器和来自后一级移位寄存器的输出信号Out (η-1)和Out (n+1)。如图1所示，置位与复位单元包括两个晶体管T7和T8，置位信号和复位信号分别施加于晶体管T7和T8的栅极。此外，控制信号CN和CNB分别施加于晶体管T7和T8的源极或漏极。控制信号CN和CNB两者中一个是高电平VGH，另一个是低电平VGL。控制信号CN和CNB的电平的选择方式决定了以级联方式构成的栅极驱动电路(如图7所示)的扫描的方向。如果CN为高电平并且CNB为低电平，则扫描方向则是从上向下的方向；以N型晶体管为例，晶体管T7的源极和晶体管T8的漏极可以共同连接至上拉节点PU，并且可以将高电平信号CN施加至晶体管T7的漏极，将低电平信号CNB施加至晶体管T8的源极。如果CN为低电平并且CNB为高电平，则扫描方向为从下向上的方向，相应的，晶体管T7的漏极和晶体管T8的源极可以共同连接至上拉节点并且可以将高电平信