号CNB施加至晶体管T8的漏极，将低电平信号CN施加至晶体管T7的源极。应当认识到，这里所指的“从上向下”和/或“从下向上”为图7所显示的方向。当附图中的器件发生旋转时(例如，旋转180° )，则应当相应地解释图中所示的方向。可以理解，P型的TFT7、TFT8在连接上由于扫描方向的不同，连接上相反，具体为:如果CN为高电平并且CNB为低电平，则扫描方向则是从上向下的方向；晶体管T7的漏极和晶体管T8的源极可以共同连接至上拉节点PU，并且可以将高电平信号CN施加至晶体管T7的源极，将低电平信号CNB施加至晶体管T8的漏极。如果CN为低电平并且CNB为高电平，则扫描方向为从下向上的方向，晶体管T7的源极和晶体管T8的漏极可以共同连接至上拉节点并且可以将高电平信号CNB施加至晶体管T8的源极，将低电平信号CN施加至晶体管T7的漏极。
[0020]如图1所示，输出单元包括晶体管Tl和电容器Cl。第一控制信号CK施加至晶体管Tl的漏极，晶体管Tl的栅极和电容器Cl的第一极共同连接至上拉节点ro，并且晶体管Tl的源极和电容器Cl的第二极连接至移位寄存器的输出端。
[0021]当通过置位与复位单元使上拉节点I3U被置位而处于第一电平状态(例如，高电平状态)时，输出单元可以响应于第一控制信号CK通过移位寄存器的输出端输出输出信号Out (η)ο
[0022]晶体管Τ2的栅极、晶体管Τ3的栅极、晶体管Τ5的漏极以及电容器C2的第一极共同连接至下拉节点H)。晶体管Τ5的栅极和晶体管Τ6的栅极以及晶体管Τ3的漏极共同连接至上拉节点PU。晶体管Τ2的漏极连接至移位寄存器的输出端。晶体管Τ6的漏极连接至下拉控制单元中的晶体管Τ4的栅极，并且电容器C2的第二极连接至晶体管Τ2、晶体管Τ3、晶体管Τ5和晶体管Τ6的各个源极。
[0023]如图1所示，下拉控制单元包括晶体管Τ4和电容器C3，并且通过电容器C3将第二控制信号CKB施加至晶体管Τ4的栅极。晶体管Τ4的源极连接至下拉节点H)。
[0024]下拉控制单元可以响应于第二控制信号CKB对下拉节点ro进行置位。当下拉节点ro被置位而处于第一电平状态(例如，高电平状态)时，上拉节点PU可以被下拉为与第一电平状态不同的第二电平状态(例如，低电平状态)。
[0025]当通过置位与复位单元使上拉节点I3U被置位而处于第一电平状态(例如，高电平状态埘，下拉控制单元的晶体管T4的栅极与下拉节点ro处于第二电平状态(例如，低电平状态)。
[0026]在下拉控制单元中，通过使用电容器C3为晶体管T4的栅极提供信号，从而避免了使用二极管分压的方法造成的瞬时电流过大的问题，避免了大的放电电流，并降低了功耗。
[0027]图2示意性地示出了根据本发明的另一个实施例的移位寄存器的电路。
[0028]图2所示的实施例与图1所示的实施例的不同之处在于，在图1所示的移位寄存器的电路中，将高电平信号VGH施加至下拉控制单元的晶体管T4的漏极；在图2所示的移位寄存器的电路中，将第二控制信号CKB施加至下拉控制单元的晶体管T4的漏极。
[0029]在图1和图2中将各个晶体管Tl至T8示出为N型晶体管，并且所述第一电平状态为高电平状态，所述第二电平状态为低电平状态。置位与复位单元响应于高电平的置位信号或复位信号对上拉节点PU进行置位或复位，输出单元响应于高电平的第一控制信号CK通过移位寄存器的输出端输出输出信号Out (η)，并且下拉控制单元响应于高电平的第二控制信号CKB对下拉节点H)进行置位。此外，在图1和图2中，将低电平信号VGL施加至晶体管T2、晶体管T3、晶体管T5和晶体管T6的各个源极。响应于第二控制信号CKB为高电平，施加在晶体管T4的漏极的高电平信号VGH (图1)或高电平的第二控制信号CKB (图2)可以使得下拉节点H)被置位而处于高电平状态。响应于下拉节点ro处于高电平状态，施加在晶体管T3的源极的低电平信号VGL使得上拉节点I3U被下拉为低电平状态。
[0030]然而，本领域技术人员还应当清楚的是，各个晶体管Tl至T8也可以为P型晶体管(如图4所示)，并且所述第一电平状态可以为低电平状态，所述第二电平状态可以为高电平状态。在此情况下，置位与复位单元响应于低电平的置位信号或复位信号对上拉节点PU进行置位或复位，输出单元响应于低电平的第一控制信号CK通过移位寄存器的输出端输出输出信号Out (η)，并且下拉控制单元响应于低电平的第二控制信号CKB对下拉节点H)进行置位。因而，可以将低电平信号施加至下拉控制单元的晶体管T4的漏极，并且将高电平信号施加至晶体管T2、晶体管T3、晶体管T5和晶体管T6的各个源极。响应于第二控制信号CKB为低电平，施加在晶体管T4的漏极的低电平信号或低电平的第二控制信号CKB可以使得下拉节点ro被置位而处于低电平状态。响应于下拉节点ro处于低电平状态，施加在晶体管T3的源极的高电平信号使得上拉节点被下拉为高电平状态。
[0031]下面，以图1所示的实施例为例，对根据本发明的移位寄存器的电路的工作原理进行简要说明。
[0032]图5为图1所示的移位寄存器的信号时序图。
[0033]参见图1和图5，第一控制信号CK和第二控制信号CKB为占空比为50%的互补方波信号，控制信号CN为高电平VGH，并且控制信号CNB为低电平VGL，S卩，图1所示的移位寄存器的所级联的栅极驱动的扫描方向为“从上向下”的方向。
[0034]在输入阶段(图5所示的阶段Α)，前一级移位寄存器的输出信号(S卩，置位信号)Out (η-1)和第二控制信号CKB为高电平VGH，后一级移位寄存器的输出信号(即，复位信号)Out (n+1)和第一控制信号CK为低电平VGL。在此情况下，晶体管T7开启，而晶体管T8关闭。控制信号CN的高电平VGH通过晶体管T7对电容器Cl进行充电，从而将上拉节点I3U置位为高电平状态(即，第一电平状态)。响应于上拉节点PU处于高电平状态，晶体管T5和T6开启，使得下拉控制单元的晶体管T4的栅极通过T6被下拉为低电平VGL，S卩，下拉控制单元的晶体管T4的栅极处于低电平状态(S卩，第二电平状态)，因而晶体管T4关闭。此外，下拉节点ro通过晶体管T5将电容器C2放电，使得下拉节点H)被下拉为低电平VGL，S卩，下拉节点ro处于低电平状态(即，第二电平状态)，因而晶体管T2和T3关闭。第一控制信号CK为低电平VGL并且由于上拉节点处于高电平状态而使得晶体管Tl开启，因而移位寄存器的输出端输出的输出信号Out (η)通过晶体管Tl被第一控制信号CK下拉为低电平VGL。
[0035]在输出阶段(图5所示的阶段B)，前一级移位寄存器的输出信号Out (n-1)、后一级移位寄存器的输出信号Out (n+1)和第二控制信号CKB均为低电平VGL，因而晶体管T7、T8和T4均关闭。上拉节点I3U没有放电路径，因而保持为高电平VGH，从而晶体管T1、T5和Τ6保持开启，并且下拉节点ro保持在低电平状态。由于晶体管Tl开启，因而移位寄存器的输出端输出的输出信号Out (η)通过晶体管Tl被第一控制信号CK上拉为高电平VGH。此外，上拉节点PU通过电容器Cl和晶体管Tl被耦合到更高的电压，从而增大充电电流。
[0036]在复位阶段(图5所示的阶段C)，后一级移位寄存器的输出信号(S卩，复位信号)Out (n+1)和第二控制信号CKB为高电平VGH，前一级移位寄存器的输出信号(即，置位信号)Out (η-1)和第一控制信号CK为低电平VGL。在此情况下，晶体管T8开启，而晶体管T7关闭。上拉节点PU通过晶体管T8形成的路径放电，从而将上拉节点复位为低电平状态(即，第二电平状态)。响应于上拉节点PU处于低电平状态，晶体管T1、T5和T6关闭。由于晶体管Τ6关闭，因此第二控制信号CKB从低电平到高电平的跳变通过电容器C3将晶体管Τ4的栅极耦合为高电平，从而晶体管Τ4开启。高电平VGH通过晶体管Τ4对电容器C2进行充电，从而将下拉节点ro设置为高电平。响应于下拉节点ro处于高电平状态，晶体管T2和T3开启，从而移位寄存器的输出端输出的输出信号Out (η)通过晶体管Τ2被下拉为低电平 VGL。
[0037]在一帧内除阶段A至C以外的其他时间段内，第一控制信号CK周期性地变为高电平VGH而第二控制信号CKB周