一种阵列基板行驱动电路的制作方法
【专利摘要】本发明提供一种阵列基板行驱动电路，包括级联的多个阵列基板行驱动单元，第n级阵列基板行驱动单元包括：上拉电路、下拉电路、下拉维持电路、电容电路以及输出电路；所述电容电路分别与栅极信号点以及第n?1级阵列基板行驱动单元中的下拉维持电路相连，用于根据所述第n?1级阵列基板行驱动单元中的下拉维持电路的电位变化来控制所述栅极信号点的电位。本发明的阵列基板行驱动电路可以在不增加器件数量以及不改变栅极信号点的电位波形的前提下，降低水平扫描线信号的时间延迟，大大提升了液晶显示器的显示品质。
【专利说明】
一种阵列基板行驱动电路
技术领域
[0001]本发明涉及液晶显示技术领域，特别是涉及一种阵列基板行驱动电路。
【背景技术】
[0002]GOA(Gate-driver On Array)技术，即阵列基板行驱动技术，由于其可以节省GateIC的成本、缩减面板边界宽度等而被广泛地应用在显示面板中。现有的阵列基板行驱动电路通过级联η个阵列基板行驱动单元而成，在每个阵列基板行驱动单元中都设有一个电容，该电容的一端连接在栅极信号点上，另一端连接在与该阵列基板行驱动单元相对应的水平扫描线上，该电容用于提高栅极信号点的电位，使得阵列基板行驱动单元处于打开和输出状态。
[0003]但是由于电容直接与水平扫描线连接，在阵列基板行驱动单元向水平扫描线充电时，该电容就成了水平扫描线的寄生电容，导致输出至该水平扫描线的信号具有较大的时间延迟，造成显示面板内的像素充电不足，面板的显示品质下降等问题。
[0004]故，有必要提供一种阵列基板行驱动电路，以解决现有技术所存在的问题。
【发明内容】
[0005]本发明的目的在于提供一种阵列基板行驱动电路，以解决现有技术中因电容直接与水平扫描线相连而引起的信号延迟问题。
[0006]本发明实施例提供一种阵列基板行驱动电路，包括级联的多个阵列基板行驱动单元，第η级阵列基板行驱动单元用于对第η级水平扫描线充电，其中，η为正整数，所述第η级阵列基板行驱动单元包括:上拉电路、下拉电路、下拉维持电路、电容电路以及输出电路；
[0007]所述电容电路通过一栅极信号点与所述上拉电路、下拉电路、下拉维持电路以及输出电路相连，所述电容电路还与第η-1级阵列基板行驱动单元中的下拉维持电路相连，用于根据所述第η-1级阵列基板行驱动单元中的下拉维持电路的电位变化来控制所述栅极信号点的电位；
[0008]所述上拉电路还分别与第η-1级水平扫描线和直流高电压源相连；
[0009]所述下拉电路还分别与第η+1级水平扫描线和直流低电压源相连；
[0010]所述下拉维持电路还分别与所述第η级水平扫描线、直流高电压源和直流低电压源相连；
[0011]所述输出电路还与所述第η级水平扫描线相连，用于接收时钟信号，并向所述第η级水平扫描线充电。
[0012]在本发明所述的阵列基板行驱动电路中，所述上拉电路包括第一薄膜晶体管，其中，所述第一薄膜晶体管，其栅极与所述第η-1级水平扫描线相连，其源极通过所述栅极信号点与所述电容电路相连，其漏极与所述直流高电压源相连。
[0013]在本发明所述的阵列基板行驱动电路中，所述下拉电路包括第二薄膜晶体管，其中，所述第二薄膜晶体管，其栅极与所述第η+1级水平扫描线相连，其漏极通过所述栅极信号点与所述电容电路相连，其源极与所述直流低电压源相连。
[0014]在本发明所述的阵列基板行驱动电路中，所述下拉维持电路包括第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管；
[0015]所述第三薄膜晶体管，其栅极与第四薄膜晶体管的源极、第五薄膜晶体管的漏极和第六薄膜晶体管的栅极相连，且连接节点为第η级下拉控制信号点，其漏极通过所述栅极信号点与所述电容电路相连，其源极与所述直流低电压源相连；
[0016]所述第四薄膜晶体管，其栅极与其漏极相连，并连接在所述直流高电压源上；
[0017]所述第五薄膜晶体管，其栅极通过所述栅极信号点与所述电容电路相连，其源极与所述直流低电压源相连；
[0018]所述第六薄膜晶体管，其源极与所述直流低电压源相连，其漏极与所述第η级水平扫描线相连。
[0019]在本发明所述的阵列基板行驱动电路中，所述输出电路包括第七薄膜晶体管，所述第七薄膜晶体管，其漏极与时钟信号线相连，其源极与所述第η级水平扫描线相连，其栅极通过所述栅极信号点与所述电容电路相连。
[0020]在本发明所述的阵列基板行驱动电路中，所述电容电路包括第一电容，所述第一电容的一端连接在所述栅极信号点上，另一端与所述第η-1级阵列基板行驱动单元中的第η-1级下拉控制信号点相连。
[0021]在本发明所述的阵列基板行驱动电路中，所述阵列基板行驱动电路还包括第零级阵列基板行驱动单元，用于对第零级水平扫描线充电，所述第零级阵列基板行驱动单元包括:第零级下拉电路、第零级下拉维持电路、第零级输出电路；
[0022]所述第零级下拉电路、第零级下拉维持电路、第零级输出电路均与第零级栅极信号点连接，所述第零级下拉电路还与第一级水平扫描线、直流低电压源相连；
[0023]所述第零级下拉维持电路还与所述第零级水平扫描线、直流高电压源和直流低电压源相连；
[0024]所述第零级输出电路还与所述第零级水平扫描线相连，用于接收时钟信号，并向所述第零级水平扫描线充电。
[0025]在本发明所述的阵列基板行驱动电路中，所述第零级下拉电路包括第八薄膜晶体管，所述第八薄膜晶体管，其栅极与所述第一级水平扫描线相连，其漏极连接在第零级栅极信号点上，其源极与所述直流低电压源相连。
[0026]在本发明所述的阵列基板行驱动电路中，所述第零级下拉维持电路包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管，其中，所述第九薄膜晶体管，其栅极与第十薄膜晶体管的源极、第十一薄膜晶体管的漏极和第十二薄膜晶体管的栅极相连，且连接节点为第零级下拉控制信号点，其漏极连接在第零级栅极信号点上，其源极与所述直流低电压源相连;所述第十薄膜晶体管，其栅极与其漏极相连，并连接在所述直流高电压源上;所述第十一薄膜晶体管，其栅极连接在第零级栅极信号点上，其源极与所述直流低电压源相连;所述第十二薄膜晶体管，其源极与所述直流低电压源相连，其漏极与所述第零级水平扫描线相连。
[0027]在本发明所述的阵列基板行驱动电路中，所述第零级输出电路包括第十三薄膜晶体管，所述第十三薄膜晶体管，其漏极与时钟信号线相连，其源极与所述第零级水平扫描线相连，其栅极连接在第零级栅极信号点上。
[0028]相较于现有的阵列基板行驱动电路，本发明的阵列基板行驱动电路通过将第η级阵列基板行驱动单元中的电容电路连接在第η-1级阵列基板行驱动单元中的下拉维持电路上，根据第η-1级的下拉维持电路中下拉控制信号点的电位变化来控制拉高第η级的栅极信号点的电位，使得第η级阵列基板行驱动单元对相应的水平扫描线进行充电，在不增加器件的前提下，解决了现有技术中因将电容电路与水平扫描线连接而带来的水平扫描线信号的时间延迟的问题，大大提升了液晶显示器的显示品质。
【附图说明】
[0029]图1为本发明阵列基板行驱动电路中第η级阵列基板行驱动单元的结构示意图；
[0030]图2为第η级与第η+1级阵列基板行驱动单元的级联连接结构示意图；
[0031]图3为图2级联连接电路的时序图；
[0032]图4为本发明阵列基板行驱动电路中第零级阵列基板行驱动单元的结构示意图。
【具体实施方式】
[0033]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
[0034]在图中，结构相似的单元是以相同标号表示。
[0035]本发明提供的阵列基板行驱动电路包括级联的多个阵列基板行驱动单元，每个阵列基板行驱动单元用于向与其相对应的水平扫描线充电，除第零级阵列基板行驱动单元夕卜，其他级阵列基板行驱动单元的结构相同，下面以第η级阵列基板行驱动单元为例进行说明。
[0036]第η级阵列基板行驱动单元包括上拉电路、下拉电路、下拉维持电路、电容电路以及输出电路，其中，电容电路通过一栅极信号点与上拉电路、下拉电路、下拉维持电路以及输出电路相连，电容电路还与第η-1级阵列基板行驱动单元中的下拉维持电路相连，用于根据第η-1级阵列基板行驱动单元中的下拉维持电路的电位变化来控制栅极信号点的电位，上拉电路还分别与第η-1级水平扫描线和直流高电压源相连，用于拉高栅极信号点的电位；下拉电路还分别与第η+1级水平扫描线和直流低电压源相连，用于拉低栅极信号点的电位；下拉维持电路还分别与第η级水平扫描线、直流高电压源和直流低电压源相连，用于拉低第η级水平扫描线的电位，同时维持栅极信号点与第η级水平扫描线处于低电位状态;输出电路还与第η级水平扫描线相连，用于接收时钟信号，并向第η级水平扫描线充电。
[0037]具体地，电容电路与第η-1级阵列基板行驱动单元中的下拉维持电路中的下拉控制信号点相连，为了方便，以下将第η-1级阵列基板行驱动单元中的下拉控制信号点称为第η-1级下拉控制信号点，当第η-1级阵列基板行驱动单元向第η-1级水平扫描线充电时，即第η-1级水平扫描线处于高电位时，第η-1级下拉控制信号点处于低电位，当第η级阵列基板行驱动单元向第η级水平扫描线进行充电时，第η-1级下拉控制信号点的电位将从低电位变为高电位，第η级阵列基板行驱动单元中的电容电路将根据第η-1级下拉控制信号点的电位升高情况来提高第η级栅极信号点的电位，进而使得第η级阵列基板行驱动单元中的输出电路向第η级水平扫描线充电。
[0038]而对于用于对第零级水平扫描线充电的第零级阵列基板行驱动单元而言，其电路结构包括:第零级下拉电路、第零级下拉维持电路、第零级输出电路;其中，第零级下拉电路、第零级下拉维持电路、第零级输出电路均与第零级栅极信号点连接，第零级下拉维持电路还与第零级水平扫描线、直流高电压源和直流低电压源相连;第零级输出电路还与第零级水平扫描线相连，用于接收时钟信号，并向第零级水平扫描线充电；第零级下拉电路还与第一级水平扫描线、直流低电压源相连。
[0039]由于第零级阵列基板行驱动单元是整个阵列基板行驱动电路的第一个单元，第零级栅极信号点无法通过上一级的下拉维持电路来提高，因此，需要提供一个起始信号给第零级的栅极信号点，且该起始信号的波形与其他级的栅极信号点的波形相同，从而使得第零级阵列基板行驱动单元可以对第零级水平扫描线进行充电。其中，起始信号可以通过驱动芯片提供给栅极信号点，当然，也可以采用其他形式的，在此不做具体限制。
[0040]本优选实施例中的阵列基板行驱动电路，将第η级阵列基板行驱动单元中的电容电路连接在第η-1级阵列基板行驱动单元中的下拉维持电路上，根据第η-1级阵列基板行驱动单元中的下拉维持电路的电位变化来控制拉高第η级的栅极信号点的电位，使得第η级阵列基板行驱动单元对第η级水平扫描线进行充电，在不增加器件的前提下，解决了现有技术中因将电容电路与水平扫描线连接而带来的信号时间延迟的问题，大大提升了液晶显示器的显不品质。
[0041]请参见图1，图1为本发明阵列基板行驱动电路中第η级阵列基板行驱动单元的结构示意图。本优选实施例中，阵列基板行驱动电路包括级联的多个阵列基板行驱动单元，每个阵列基板行驱动单元用于向与其相对应的水平扫描线充电，除第零级阵列基板行驱动单元外，其他级阵列基板行驱动单元的结构相同，下面将结合图1并以第η级阵列基板行驱动单元为例进行说明。
[0042 ] 第η级阵列基板行驱动单元包括上拉电路110、下拉电路120、下拉维持电路130、电容电路140以及输出电路150，其中，上拉电路110包括第一薄膜晶体管TI，下拉电路120包括第二薄膜晶体管Τ2，下拉维持电路130包括第三薄膜晶体管Τ3、第四薄膜晶体管Τ4、第五薄膜晶体管Τ5和第六薄膜晶体管Τ6，电容电路140包括第一电容，输出电路150包括第七薄膜晶体管Τ7。
[0043]第一薄膜晶体管Tl，其栅极与第η-1级水平扫描线G(n-l)相连，其源极通过栅极信号点Q(n)与第一电容的一端相连，其漏极与直流高电压源VDD相连。
[0044]第二薄膜晶体管T2，其栅极与第η+1级水平扫描线G(n+1)相连，其漏极通过栅极信号点Q(n)与第一电容的一端相连，其源极与直流低电压源VSS相连。
[0045]第三薄膜晶体管T3，其栅极与第四薄膜晶体管T4的源极、第五薄膜晶体管T5的漏极和第六薄膜晶体管T6的栅极相连，且连接节点为第η级阵列基板行驱动单元的下拉控制信号点Χ(η)，以下称为第η级下拉控制信号点Χ(η)，其漏极通过栅极信号点Q(n)与第一电容的一端相连，其源极与直流低电压源VSS相连。
[0046]第四薄膜晶体管T4，其栅极与其漏极相连，并连接在直流高电压源VDD上;第五薄膜晶体管T5，其栅极通过栅极信号点Q(n)与第一电容的一端相连，其源极与直流低电压源VSS相连;第六薄膜晶体管T6，其源极与直流低电压源VSS相连，其漏极与第η级水平扫描线G(η)相连。
[0047]第七薄膜晶体管Τ7，其漏极与时钟信号线CK相连，其源极与第η级水平扫描线G(n)相连，其栅极通过栅极信号点Q(n)与第一电容的一端相连。
[0048]第一电容的一端连接在栅极信号点Q(n)上，另一端与第η-1级阵列基板行驱动单元中的第η-1级下拉控制信号点X(n-l)相连，用于根据第η-1级下拉控制信号点X(n-l)的电位升高变化来提高第η级栅极信号点Q(n)的电位，从而使得第η级阵列基板行驱动单元可以正常向第η级水平扫描线G(n)充电。
[0049]为了更清晰地说明栅极信号点通过第一电容与上一级的下拉控制信号点的连接关系，说明书附图2给出了第η级与第η+1级阵列基板行驱动单元的级联连接结构示意图，请参见图2，图2中，第η+1级阵列基板行驱动单元中的栅极信号点Q(n+1)通过第一电容与第η级下拉控制信号点Χ(η)相连，第η级阵列基板行驱动单元中的栅极信号点Q(n)通过第一电容与第η-1级下拉控制信号点X(n-l)相连，以此类推，便可得到其他级间的连接关系。
[0050]请参见图3，图3为图2级联连接电路的时序图。当第η级水平扫描线G(n)处于高电平时，即第η级阵列基板行驱动单元向第η级水平扫描线G(n)充电时，第η+1级阵列基板行驱动单元中的第一薄膜晶体管Tl将处于打开状态，使得第η+1级栅极信号点Q(n+1)的电位被第一次拉高，第η+1级阵列基板行驱动单元中的第七薄膜晶体管T7处于打开状态，同时，也使得第η+1级阵列基板行驱动单元中的第五薄膜晶体管Τ5将处于打开状态，第η+1级下拉控制信号点Χ(η+1)的电位将被拉低，此时第η+1级阵列基板行驱动单元中的第三薄膜晶体管Τ3和第六薄膜晶体管Τ6处于截止状态，而第四薄膜晶体管Τ4的接法相当于电阻，第η+1级阵列基板行驱动单元中第四薄膜晶体管Τ4用于使得电流仅可以从直流高电压源VDD流向第η+I级下拉控制信号点Χ(η+1)，即此时第η+1级阵列基板行驱动单元中的下拉维持电路130不工作。
[0051]由于第η+1级阵列基板行驱动单元中的第二薄膜晶体管Τ2的栅极输入低电平信号，使其也处于截止状态，即第η+1级阵列基板行驱动单元中的下拉电路120不对第η+1级栅极信号点Q(n+1)进行拉低作用。
[0052]由于在第η+1级栅极信号点Q(n+1)的电位被第一次拉高时，第η+1级阵列基板行驱动单元的时钟信号线XCK的信号为低电位，因此第η+1级水平扫描线G(n+1)的电位为低电位，第η+1级水平扫描线G(n+1)的低电位也使得第η级阵列基板行驱动单元中的第二薄膜晶体管Τ2处于截至状态，使其不对第η级栅极信号点Q(n)的电位进行拉低作用。
[0053]当第η+1级阵列基板行驱动单元的时钟信号线XCK的信号从低电位变至高电位时，第η+1级水平扫描线G(n+1)将输出高电平，这就使得第η级阵列基板行驱动单元中的第二薄膜晶体管Τ2处于打开状态，使得第η级栅极信号点Q(n)的电位被拉低，第η级阵列基板行驱动单元中的第七薄膜晶体管Τ7将处于截止状态，同时，由于第η级栅极信号点Q(n)的电位被拉低，使得第η级阵列基板行驱动单元中的第五薄膜晶体管T5处于截止状态，第η级下拉控制信号点Χ(η)将通过相当于电阻的薄膜晶体管Τ4与直流高电压源相连，即第η级下拉控制信号点Χ(η)从低电位变至高电位，这也就使得第η级阵列基板行驱动单元中的第三薄膜晶体管Τ3和第六薄膜晶体管Τ6处于开启状态，此时，第η级水平扫描线G(n)的电位将被拉低，由于第η级阵列基板行驱动单元中的第三薄膜晶体管T3处于开启状态，使得整个第η级阵列基板行驱动单元中的下拉维持电路130将维持第η级栅极信号点Q(n)和第η级水平扫描线G(η)处于低电位状态。
[0054]由于第η级下拉控制信号点Χ(η)与第η+1级栅极信号点Q(n+1)通过第η+1级的第一电容相连，使得第η级下拉控制信号点Χ(η)电位从低电位变至高电位的同时，也进一步提高了第η+1级栅极信号点Q(n+1)的电位，进而使得第η+1级阵列基板行驱动单元中的第七薄膜晶体管Τ7处于正常传输状态，即第η+1级水平扫描线G(n+1)将被充电。
[0055]如图3中的虚线位置，虚线位置为第η级下拉控制信号点X(n)从低电位变至高电位的同时，将第η+1级栅极信号点Q(n+1)的电位进行第二次拉高，使得第η+1级阵列基板行驱动单元可以对第η+1级水平扫描线G(n+1)充电。
[0056]而且，从图3可知，在本优选实施例中，阵列基板行驱动电路中的栅极信号点的电位波形图与现有技术中的波形图相同，因此，在不改变栅极信号点的电位波形图的情况下，通过将第一电容的另一端连接到上一级的下拉控制信号点上，充分利用上一级的下拉控制信号点的电位变化来提高本级的栅极信号点的电位，大大降低了本级水平扫描线的信号时间延迟。
[0057]请参见图4，图4为本发明阵列基板行驱动电路中第零级阵列基板行驱动单元的结构示意图。第零级阵列基板行驱动单元包括第零级下拉电路210、第零级下拉维持电路220、第零级输出电路230，其中，第零级下拉电路210包括第八薄膜晶体管T8，第零级下拉维持电路220包括第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管Tll和第十二薄膜晶体管T12，第零级输出电路230包括第十三薄膜晶体管T13。
[0058]第八薄膜晶体管T8，其栅极与第一级水平扫描线G(I)相连，其漏极连接在第零级栅极信号点Q(O)上，其源极与直流低电压源VSS相连。
[0059]第九薄膜晶体管T9，其栅极与第十薄膜晶体管TlO的源极、第十一薄膜晶体管Tll的漏极和第十二薄膜晶体管T12的栅极相连，且连接节点为第零级阵列基板行驱动单元的下拉控制信号点X(O)，以下称为第零级下拉控制信号点X(O)，其中，第零级下拉控制信号点X(O)与第一级阵列基板行驱动单元中的栅极信号点Q(I)相连，其漏极连接在第零级栅极信号点Q(O)上，其源极与直流低电压源VSS相连。
[0060]第十薄膜晶体管TlO，其栅极与其漏极相连，并连接在直流高电压源VDD上;第^^一薄膜晶体管Tll，其栅极连接在第零级栅极信号点Q(O)上，其源极与直流低电压源VSS相连；第十二薄膜晶体管T12，其源极与直流低电压源VSS相连，其漏极与第零级水平扫描线G(O)相连。
[0061]第十三薄膜晶体管T13，其漏极与时钟信号线CK相连，其源极与第零级水平扫描线G(O)相连，其栅极连接在第零级栅极信号点Q(O)上。
[0062]由于第零级阵列基板行驱动单元是整个阵列基板行驱动电路的第一个单元，其栅极信号点Q(O)无法与上一级的下拉控制信号点X相连，因此，需要提供一个起始信号ST给第零级栅极信号点Q(O)，且该起始信号ST的波形与其他级栅极信号点的波形相同，如图3中的栅极信号点Q(n+1)的波形图，S卩ST的波形图中包括两个阶梯升高的方波信号，从而使得第零级阵列基板行驱动单元可以对第零级水平扫描线G(O)进行充电。其中，起始信号ST可以通过驱动芯片提供给栅极信号点Q(O)，当然，也可以采用其他形式的，在此不做具体限制。
[0063]为了防止栅极信号点Q(n)电位拉高时因电流过大而引起直流高电压源与栅极信号点Q(n)之间电路的损坏，在每个阵列基板行驱动单元中增加一个薄膜晶体管T14，薄膜晶体管T14的栅极与直流高电压源相连，薄膜晶体管T14的源极与栅极信号点相连，薄膜晶体管T14的漏极第一薄膜晶体管Tl的源极相连。
[0064]在本优选实施例中，薄膜晶体管Tl至T14均为非晶硅薄膜晶体管，当然在其他实施例中也可以为低温多晶硅薄膜晶体管等，在此不做具体限制。
[0065]本优选实施例中的阵列基板行驱动电路，通过将第η级阵列基板行驱动单元中的第一电容的另一端连接至第η-1级下拉控制信号点上，并根据第η-1级下拉控制信号点的电位升高来提高第η级栅极信号点的电位，使得第η级阵列基板行驱动单元可以对第η级水平扫描线进行充电，在不增加器件以及不改变栅极信号点的电位波形的同时，大大降低了水平扫描线的信号时间延时，提高了液晶显示器的显示品质和稳定性。
[0066]综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
【主权项】
1.一种阵列基板行驱动电路，其特征在于，包括级联的多个阵列基板行驱动单元，第η级阵列基板行驱动单元用于对第η级水平扫描线充电，其中，η为正整数，所述第η级阵列基板行驱动单元包括:上拉电路、下拉电路、下拉维持电路、电容电路以及输出电路； 所述电容电路通过一栅极信号点与所述上拉电路、下拉电路、下拉维持电路以及输出电路相连，所述电容电路还与第η-1级阵列基板行驱动单元中的下拉维持电路相连，用于根据所述第η-1级阵列基板行驱动单元中的下拉维持电路的电位变化来控制所述栅极信号点的电位； 所述上拉电路还分别与第η-1级水平扫描线和直流高电压源相连； 所述下拉电路还分别与第η+1级水平扫描线和直流低电压源相连； 所述下拉维持电路还分别与所述第η级水平扫描线、直流高电压源和直流低电压源相连； 所述输出电路还与所述第η级水平扫描线相连，用于接收时钟信号，并向所述第η级水平扫描线充电。2.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述上拉电路包括第一薄膜晶体管，其中，所述第一薄膜晶体管，其栅极与所述第η-1级水平扫描线相连，其源极通过所述栅极信号点与所述电容电路相连，其漏极与所述直流高电压源相连。3.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述下拉电路包括第二薄膜晶体管，其中，所述第二薄膜晶体管，其栅极与所述第η+1级水平扫描线相连，其漏极通过所述栅极信号点与所述电容电路相连，其源极与所述直流低电压源相连。4.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述下拉维持电路包括第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管； 所述第三薄膜晶体管，其栅极与第四薄膜晶体管的源极、第五薄膜晶体管的漏极和第六薄膜晶体管的栅极相连，且连接节点为第η级下拉控制信号点，其漏极通过所述栅极信号点与所述电容电路相连，其源极与所述直流低电压源相连； 所述第四薄膜晶体管，其栅极与其漏极相连，并连接在所述直流高电压源上； 所述第五薄膜晶体管，其栅极通过所述栅极信号点与所述电容电路相连，其源极与所述直流低电压源相连； 所述第六薄膜晶体管，其源极与所述直流低电压源相连，其漏极与所述第η级水平扫描线相连。5.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述输出电路包括第七薄膜晶体管，所述第七薄膜晶体管，其漏极与时钟信号线相连，其源极与所述第η级水平扫描线相连，其栅极通过所述栅极信号点与所述电容电路相连。6.根据权利要求4所述的阵列基板行驱动电路，其特征在于，所述电容电路包括第一电容，所述第一电容的一端连接在所述栅极信号点上，另一端与所述第η-1级阵列基板行驱动单元中的第η-1级下拉控制信号点相连。7.根据权利要求1所述的阵列基板行驱动电路，其特征在于，所述阵列基板行驱动电路还包括第零级阵列基板行驱动单元，用于对第零级水平扫描线充电，所述第零级阵列基板行驱动单元包括:第零级下拉电路、第零级下拉维持电路、第零级输出电路； 所述第零级下拉电路、第零级下拉维持电路、第零级输出电路均与第零级栅极信号点连接，所述第零级下拉电路还与第一级水平扫描线、直流低电压源相连； 所述第零级下拉维持电路还与所述第零级水平扫描线、直流高电压源和直流低电压源相连； 所述第零级输出电路还与所述第零级水平扫描线相连，用于接收时钟信号，并向所述第零级水平扫描线充电。8.根据权利要求7所述的阵列基板行驱动电路，其特征在于，所述第零级下拉电路包括第八薄膜晶体管，所述第八薄膜晶体管，其栅极与所述第一级水平扫描线相连，其漏极连接在第零级栅极信号点上，其源极与所述直流低电压源相连。9.根据权利要求7所述的阵列基板行驱动电路，其特征在于，所述第零级下拉维持电路包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管，其中，所述第九薄膜晶体管，其栅极与第十薄膜晶体管的源极、第十一薄膜晶体管的漏极和第十二薄膜晶体管的栅极相连，且连接节点为第零级下拉控制信号点，其漏极连接在第零级栅极信号点上，其源极与所述直流低电压源相连;所述第十薄膜晶体管，其栅极与其漏极相连，并连接在所述直流高电压源上;所述第十一薄膜晶体管，其栅极连接在第零级栅极信号点上，其源极与所述直流低电压源相连;所述第十二薄膜晶体管，其源极与所述直流低电压源相连，其漏极与所述第零级水平扫描线相连。10.根据权利要求7所述的阵列基板行驱动电路，其特征在于，所述第零级输出电路包括第十三薄膜晶体管，所述第十三薄膜晶体管，其漏极与时钟信号线相连，其源极与所述第零级水平扫描线相连，其栅极连接在第零级栅极信号点上。
【文档编号】G09G3/36GK105931611SQ201610539964
【公开日】2016年9月7日
【申请日】2016年7月8日
【发明人】杜鹏
【申请人】深圳市华星光电技术有限公司