专利名称：主动组件数组基板及其制造方法
技术领域：
本发明是有关于一种组件数组基板及其制造方法，且特别是有关于一种主动组件数组基板及其制造方法。
背景技术：
薄膜晶体管液晶显示器(thin film transistor liquid crystal display，TFT-LCD)主要由薄膜晶体管数组基板、彩色滤光数组基板和液晶层所构成，其中薄膜晶体管数组基板是由多个数组排列的薄膜晶体管以及与每一个薄膜晶体管对应配置的画素电极(pixel electrode)所组成。而薄膜晶体管是用来作为液晶显示单元的开关组件。此外，为了控制个别的画素单元，通常会经由扫描线(scan line)与数据线(date line)以选取特定的画素，并通过由提供适当的操作电压，以显示对应此画素的显示资料。另外，上述的画素电极的部分区域通常会覆盖于扫描线或是共享线(common line)上，以形成储存电容。现有技术中，常见的储存电容可区分为金属层-绝缘层-金属层(metal-insulator-metal，MIM)以及金属层-绝缘层-铟锡氧化物层(metal-insulator-ITO，MII)两种架构，以下将针对上述两种架构的储存电容结构进行详细的说明。
图1绘示为现有金属层-绝缘层-金属层(MIM)架构的储存电容的剖面示意图。请参照图1，在现有的画素结构中，金属层-绝缘层-金属层(MIM)架构的储存电容Cst通常是通过由扫描线或共享线100与其上方的上电极120耦合而成。值得注意的是，在金属层-绝缘层-金属层(MIM)架构的储存电容中，扫描线或共享线100与上电极120是通过由栅极绝缘层110彼此电性绝缘，因此储存电容值Cst与栅极绝缘层110的厚度有关。换言之，栅极绝缘层110的厚度越小，储存电容值Cst就越大。此外，画素电极140是通过由保护层130中的接触窗132与上电极120电性连接。
图2绘示为现有金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容的剖面示意图。请参照图2，在现有的画素结构中，金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容通常是通过由扫描线或共享线200与其上方的画素电极230耦合而成。与金属层-绝缘层-金属层(MIM)架构不同的处在于，金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容中的扫描线或共享线200与画素电极230是通过由栅极绝缘层210与保护层220彼此电性绝缘，因此储存电容值Cst与栅极绝缘层210及保护层220的总厚度有关。换言之，栅极绝缘层210及保护层220的总厚度越小，储存电容值Cst就越大。
随着面板尺寸的增加，扫描线所传输的信号越容易因RC效应而产生电压波形的延迟(delay)与失真(distortion)。此时，部分画素电极会有充电不足或因回踢电压(feed-through voltage)而得到错误的数据信号，因此画面两侧便出现亮度不均的情形以及闪烁(flicker)。为了解决上述的问题，储存电容值Cst就必须进行调整。然而，在现有的薄膜晶体管数组基板中，若要在不影响开口率的前提下增加储存电容值Cst，则必须直接缩减栅极绝缘层210及/或保护层220的整体厚度。特别地，若直接缩减栅极绝缘层210及/或保护层220的整体厚度则有可能使得薄膜晶体管的组件可靠性(reliability)下降。
发明内容
本发明的目的是提供一种主动组件数组基板的制造方法，以形成出具有两种以上的储存电容的主动组件数组基板。
此外，本发明的另一目的是提供一种主动组件数组基板，其具有两种以上的储存电容。
为达上述或是其它目的，本发明提出一种主动组件数组基板的制造方法，其包括下列步骤。首先，提供一基板，且基板上已形成多条扫描线、多条数据线、多个主动组件、多条共享线、一第一介电层与一第二介电层。这些扫描线与这些数据线在基板上定义出多个画素区域，而这些共享线配置于基板上，各主动组件分别通过由相对应的扫描线与数据线控制，且第一介电层由各主动组件中延伸至这些画素区域上方，而第二介电层覆盖扫描线、数据线、共享线、主动组件与第一介电层。然后，提供一半色调光罩(half tone mask)，并利用此半色调光罩移除部分第二介电层，以形成多个接触窗，并在部分各画素区域上的共享在线方形成一凹陷。再来，在各画素区域上方形成一画素电极，而画素电极与共享线耦合成一储存电容，且各画素电极经由相对应的接触窗电性连接至主动组件，其中这些储存电容区分为两种以上。
在本发明的一实施例中，各画素区域上方的凹陷与共享线的重迭面积可以是自这些共享线的一端往另一端逐渐减少。
在本发明的一实施例中，各共享线可以是具有自两侧边缘向外延伸的多条分支，且这些分支与这些数据线平行。
在本发明的一实施例中，形成这些接触窗与凹陷的步骤可以是利用半色调光罩在第二介电层上形成一图案化光阻层。然后，以图案化光阻层为罩幕，移除部分第二介电层，以形成这些接触窗，并在部分共享在线方形成凹陷。接着，移除图案化光阻层。
在本发明的一实施例中，上述的形成凹陷的步骤可以是移除部分共享线上方的第二介电层的部分厚度。
在本发明的一实施例中，上述的形成凹陷的步骤可以是完全移除部分共享线上方的第二介电层。
在本发明的一实施例中，上述的形成凹陷的步骤可以是完全移除部分共享线上方的第二介电层与移除第一介电层的部分厚度。
为达上述或是其它目的，本发明提出一种主动组件数组基板，其上述的主动组件数组基板的制造方法所制成。此主动组件数组基板包括一基板、多条扫描线、多条数据线、多条共享线、多个主动组件、多个画素电极、一第一介电层与一第二介电层，其中扫描线、数据线与共享线均配置于基板上，且扫描线与数据线在基板上定义出多个画素区域。此外，共享线与扫描线交替配置于基板上。这些主动组件分别配置于这些画素区域上，且各主动组件通过由相对应的扫描线与数据线控制。这些画素电极分别配置于画素区域上，而各画素电极与相对应的主动组件电性连接，且各画素电极与相对应的共享线耦合成一储存电容。第一介电层由各主动组件中延伸至这些画素电极下方，而第二介电层覆盖这些主动组件，并由这些主动组件上方延伸至这些画素电极下方，且第二介电层具有多个凹陷，其位于部分共享线上方。再者，上述的储存电容区分为两种以上，且各凹陷与共享线之间的最小距离小于相对应的主动组件中第一介电层与第二介电层的厚度总和。
在本发明的一实施例中，各画素区域上方的凹陷与共享线的重迭面积可以是自这些共享线的一端往另一端逐渐减少。
在本发明的一实施例中，各共享线可以是具有自两侧边缘向外延伸的多条分支，且这些分支与这些数据线平行。
在本发明的一实施例中，凹陷与共享线之间的最小距离大于主动组件中第一介电层的厚度。
在本发明的一实施例中，凹陷与共享线之间的最小距离等于主动组件中第一介电层的厚度。
在本发明的一实施例中，凹陷与共享线之间的最小距离小于主动组件中第一介电层的厚度。
基于上述，本发明采用半色调光罩同时形成接触窗与凹陷，因此通过由调整凹陷的深度或凹陷与画素电极之间的重迭面积便能在同一基板上形成出两种以上的储存电容，以改善大尺寸面板所产生的RC延迟效应。
综上所述，本发明的主动组件数组基板及其制造方法至少具有下列优点一、相较于现有技术，本发明利用半色调光罩同时形成接触窗与凹陷，而画素电极覆盖于凹陷上，因此通过由调整凹陷的深度或凹陷与画素电极之间的重迭面积便能在同一基板上形成出两种以上的储存电容，以改善大尺寸面板所产生的RC延迟效应。
二、相较于现有技术，本发明在不增加光罩数的情况下能够增加单位面积的储存电容值。
三、相较于现有技术，本发明在不改变开口率的情况下具有较高的储存电容值。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1绘示为现有金属层-绝缘层-金属层(MIM)架构的储存电容的剖面示意图；图2绘示为现有金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容的剖面示意图；图3A至图3I绘示依照本发明第一较佳实施例的主动组件数组基板的制造方法的剖面示意图；图4绘示依照本发明第一较佳实施例的主动组件数组基板的俯视示意图；
图5绘示依照本发明第二实施例的主动组件数组基板的剖面示意图；图6绘示依照本发明第三实施例的主动组件数组基板的剖面示意图。
主要组件符号说明100共享线110栅极绝缘层120上电极130保护层132接触窗200共享线210栅极绝缘层220保护层230画素电极310半色调光罩310a不透光区310b部分透光区310c完全透光区320图案化光阻层410基板410a画素区域420扫描线430资料线440共享线440a分支450主动组件452栅极
454a半导体层454b奥姆接触层456源极/漏极460接垫470第一介电层480第二介电层480a、480b接触窗480c、480c’、480c”凹陷490a画素电极490b透明导电层具体实施方式
本发明利用半色调光罩同时形成接触窗与凹陷，而画素电极覆盖于凹陷上，因此画素电极与共享线便能耦合成一储存电容。通过由调整凹陷的深度或凹陷与画素电极之间的重迭面积便能在同一基板上形成出两种以上的储存电容，因此本发明能够提高大尺寸的主动组件数组基板的电性性质。以下将以数个实施例说明本发明，但其并非用以限定本发明，熟习此技艺者可依照本发明的精神对下述各实施例做适当的修饰，惟其仍属于本发明的范围内。
第一实施例图3A至图3I绘示依照本发明第一较佳实施例的主动组件数组基板的制造方法的剖面示意图。请先参照图3A，本实施例的主动组件数组基板的制造方法包括下列步骤首先，在基板410上形成多条扫描线420(如图4所示)、多个栅极452、多条共享线440与多个接垫460，其中各扫描线420连接接垫460与栅极452之间，而接垫460适于与驱动芯片(未绘示)电性连接。此外，扫描线420、栅极452、共享线440与接垫460例如是同时形成。举例而言，形成扫描线420、栅极452、共享线440与接垫460的步骤例如是先以溅镀(sputtering)工艺或物理气相沉积(physicsvapor deposition，PVD)工艺在基板410上形成一导体材料层(未绘示)。此导体材料层的材质例如是铬、铝、铝合金或其它材质。然后，再对于此导体材料层进行图案化工艺(包括微影工艺与蚀刻工艺)，以形成扫描线420、栅极452、共享线440与接垫460。另外，基板410例如为玻璃基板、塑料基板或是其它材质基板。
请参照图3B，在基板410上形成一第一介电层470，其中第一介电层470是覆盖扫描线420、栅极452、共享线440与接垫460。此外，形成第一介电层470的方法例如是化学气相沉积(chemical vapor deposition，CVD)工艺或电浆加强化学气相沉积(plasma enhanced CVD，PECVD)工艺。另外，第一介电层470的材质例如是氧化硅、氮化硅或是其它介电材质。
请参照图3C，在第一介电层470上依序形成一半导体材料层(未绘示)与一奥姆接触材料层(未绘示)，然后对于此半导体材料层与奥姆接触材料层进行图案化工艺(包括微影工艺与蚀刻工艺)，以形成半导体层454a与奥姆接触层454b。此外，半导体层454a的材质例如是非晶硅(amorphous silicon)，而奥姆接触层454b的材质例如为n型掺杂的非晶硅(n-type doped amorphous silicon)。
请参照图3D，在基板410上形成多个源极/漏极456与多条资料线430(如图4所示)，其中源极/漏极456位于奥姆接触层454b上，并与数据线430电性连接。更详细而言，形成源极/漏极456与数据线430的步骤例如是先以溅镀工艺或物理气相沉积工艺在基板410上形成一导体材料层(未绘示)。然后，再对于此导体材料层进行图案化工艺，以形成源极/漏极456与资料线430。此外，源极/漏极456与数据线430的材质例如是铬、铝、铝合金或其它导体材质。
请参照图3E，然后，以源极/漏极456为屏蔽移除部分奥姆接触层454b，也就是进行背通道蚀刻(Back Channel Etching，BCE)工艺。至此，大致完成主动组件450的制作。
请参照图3F，在基板410上形成一第二介电层480，以覆盖源极/漏极456、数据线430与接垫460。举例而言，形成第二介电层480的方式例如是化学气相沉积工艺或电浆加强化学气相沉积工艺。此外，第二介电层480的材质例如是氧化硅、氮化硅或是其它介电材质。
值得注意的是，虽然本实施例以3道光罩形成图3F所示的结构，然而本发明并不限定形成图3F所示的结构所需的光罩数。
请参照图3G，然后，利用一半色调光罩310在第二介电层480上形成一图案化光阻层320。更详细而言，图案化光阻层320的步骤例如是在基板410上形成一光阻材料层(未绘示)。然后，利用于此半色调光罩310对于此光阻材料层进行曝光工艺与显影工艺，以形成图案化光阻层320。
由于半色调光罩310可以区分为不透光区310a、部分透光区310b、完全透光区310c，其中部分透光区310b的透光率介于不透光区310a与完全透光区310c的透光率之间，因此各区域上的图案化光阻层320的厚度便不相同。举例而言，图案化光阻层320便暴露出源极/漏极456上方的第二介电层480的部分表面与接垫460上方的第二介电层480的部分表面。
值得注意的是，由于部分透光区310b的位置对应于共享线440，因此在共享线440上方的图案化光阻层320的厚度小于其它部分的图案化光阻层320的厚度。此外，本实施例的半色调光罩310也可是可调变透过率的光罩(transmittance modulation mask)或其它能够形成出不同厚度的图案化光阻层(如图3G所示)的光罩。
请参照图3H，以图案化光阻层320为罩幕，进行蚀刻工艺直到形成出凹陷480c、接触窗480a与480b。此时，接触窗480a暴露出源极/漏极456的部分表面，且接触窗480b暴露出接垫460的部分表面，其中接垫460作为蚀刻终止层。此外，凹陷480c位于共享线440上方，且在本实施例中，在共享线440上方尚有第一介电层470。值得注意的是，本实施例并不限定所有的共享线440上方都需形成凹陷480c，且这些凹陷480c的面积与深度也不限定均需相同，其详述如后。
请参照图3I，在移除图案化光阻层320之后，在基板410上形成画素电极490a与透明导电层490b，其中画素电极490a经由接触窗480a电性连接至源极/漏极456，且画素电极490a与共享线440耦合为一储存电容。此外，透明导电层490b经由接触窗480b电性连接至接垫460。
由上述工艺可知，共享线440上方的图案化光阻层320的厚度将决定凹陷480c的深度。此外，凹陷480c的深度或凹陷480c与画素电极490a的重迭面积将可形成具有不同储存电容。换言之，本实施例所制造出的主动组件数组基板能够区分出两种以上的储存电容。
图4绘示依照本发明第一较佳实施例的主动组件数组基板的俯视示意图。请同时参考图4与图3I，主动组件数组基板400包括一基板410、多条扫描线420、多条资料线430、多条共享线440、多个主动组件450、多个画素电极490a、一第一介电层470与一第二介电层480，其中扫描线420、数据线430与共享线440均配置于基板410上，且扫描线420与数据线430在基板410上定义出多个画素区域410a。此外，共享线440与扫描线420大致平行，且共享线440与扫描线420交替配置于基板410上。在本实施例中，各共享线440可以是具有自两侧边缘向外延伸的多条分支440a，且这些分支440a与这些资料线430大致平行。然而，本发明并不限定共享线440需具有分支440a。这些主动组件450分别配置于这些画素区域410a上，且各主动组件450通过由相对应的扫描线420与数据线430控制。另外，虽然本实施例以主动组件450为薄膜晶体管为例进行说明，但主动组件450并不限定为薄膜晶体管。
这些画素电极490a分别配置于画素区域410a上，而各画素电极490a经由接触窗480a与相对应的主动组件450电性连接，且各画素电极490a与相对应的共享线440耦合成一储存电容。此外，第一介电层470由各主动组件450中延伸至这些画素电极490a下方，而第二介电层480覆盖这些主动组件450，并由这些主动组件450上方延伸至这些画素电极490a下方，且第二介电层480具有多个凹陷480c，其位于部分共享线440上方。在本实施例中，所有的储存电容区至少分为两种以上。另外，各凹陷480c与共享线440之间的最小距离小于相对应的主动组件450中第一介电层470与第二介电层480的厚度总和。
值得注意的是，当各画素区域410a上的凹陷480c与画素电极490a的重迭面积不同时，各画素区域410a上的储存电容便不相同。因此，当主动组件数组基板400的尺寸逐渐加大时，各画素区域410a上的储存电容由扫瞄线420的信号输入端往另一端的逐渐变大，以改善RC延迟效应。换言之，各画素区域410a上方的凹陷480c与共享线440的重迭面积可以是自这些共享线440的一端往另一端逐渐减少。然而，各画素区域410a上的储存电容也可以由不同型态的分布，以改善RC延迟效应。
此外，本发明在不增加工艺步骤的情况下能够形成出具有两种以上储存电容的主动组件数组基板400。另外，在不影响开口率(aperture ratio)的情况下，本发明能够提供多种储存电容。
第二实施例图5绘示依照本发明第二实施例的主动组件数组基板的剖面示意图。请参照图5与图3G，第二实施例与第一实施例相似，故此处仅针对二者的差异处进行详细的说明。通过由调整共享线440上方的图案化光阻层320的厚度便能决定共享线440上方的凹陷480c’的深度。举例而言，调整半色调光罩310的部分透光区310b的透光率便能改变共享线440上方的图案化光阻层320的厚度。或者，在不变更半色调光罩310的设计的情况下，改变图案化光阻层320的整体厚度也能改变共享线440上方的图案化光阻层320的厚度。
请参照图5，在形成接触窗480a与480b之后，凹陷480c’与共享线440之间的最小距离小于主动组件450中第一介电层470的厚度。换言之，由于画素电极490a与共享线440之间的距离较短，因此相较于现有技术，在不增加光罩数量下，本实施例能够制造出较大的储存电容。同样地，同一条扫描线420上各画素区域410a上的储存电容也可以是自扫描线420的信号输入端往另一端逐渐增加。
第三实施例图6绘示依照本发明第三实施例的主动组件数组基板的剖面示意图。请参照图6，第三实施例与第一实施例相似，故此处仅针对二者的差异处进行详细的说明。通过由调整共享线440上方的图案化光阻层320的厚度便能决定共享线440上方的凹陷480c”的深度。举例而言，调整半色调光罩310的部分透光区310b的透光率便能改变共享线440上方的图案化光阻层320的厚度。或者，在不变更半色调光罩310的设计的情况下，改变图案化光阻层320的整体厚度也能改变共享线440上方的图案化光阻层320的厚度。
请参照图6，在形成接触窗480a与480b之后，凹陷480c”与共享线440之间的最小距离大于主动组件450中第一介电层470的厚度。换言之，由于画素电极490a与共享线440之间的距离较短，因此相较于现有技术，在不增加光罩数量下，本实施例能够制造出较大的储存电容。同样地，同一条扫描线420上各画素区域410a上的储存电容也可以是自扫描线420的信号输入端往另一端逐渐增加。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种主动组件数组基板的制造方法，其特征在于包括提供一基板，该基板上已形成多条扫描线、多条数据线、多个主动组件、多条共享线、一第一介电层与一第二介电层，其中该扫描线与该数据线在该基板上定义出多个画素区域，而该共享线配置于该基板上，各该主动组件分别通过由相对应的该扫描线与该数据线控制，且该第一介电层由各该主动组件中延伸至该画素区域上方，而该第二介电层覆盖该扫描线、该数据线、该共享线、该主动组件与该第一介电层；提供一半色调光罩，并利用该半色调光罩移除部分该第二介电层，以形成多个接触窗，并在部分各该画素区域上的该共享在线方形成一凹陷；以及在各该画素区域上方形成一画素电极，而该画素电极与该共享线耦合成一储存电容，且各该画素电极经由相对应的该接触窗电性连接至该主动组件，其中该储存电容区分为两种以上。
2.如权利要求1所述的主动组件数组基板的制造方法，其特征在于，所述各该画素区域上方的该凹陷与该共享线的重迭面积自该共享线的一端往另一端逐渐减少。
3.如权利要求1所述的主动组件数组基板的制造方法，其特征在于，所述各该共享线具有自两侧边缘向外延伸的多条分支，且该分支与该数据线平行。
4.如权利要求1所述的主动组件数组基板的制造方法，其特征在于，形成该接触窗与该凹陷的步骤包括利用该半色调光罩在该第二介电层上形成一图案化光阻层；以该图案化光阻层为罩幕，移除部分该第二介电层，以形成该接触窗，并在部分该共享在线方形成该凹陷；以及移除该图案化光阻层。
5.如权利要求4所述的主动组件数组基板的制造方法，其特征在于，形成该凹陷的步骤包括移除部分该共享线上方的该第二介电层的部分厚度。
6.如权利要求4所述的主动组件数组基板的制造方法，其特征在于，形成该凹陷的步骤包括完全移除部分该共享线上方的该第二介电层。
7.如权利要求4所述的主动组件数组基板的制造方法，其特征在于，形成该凹陷的步骤包括完全移除部分该共享线上方的该第二介电层与移除该第一介电层的部分厚度。
8.一种主动组件数组基板，依据权利要求1所述的主动组件数组基板的制造方法所制成，其特征在于该主动组件数组基板包括一基板；多条扫描线，配置于该基板上；多条数据线，配置于该基板上，其中该扫描线与该数据线在该基板上定义出多个画素区域；多条共享线，配置于该基板上，且该共享线与该扫描线交替配置于该基板上；多个主动组件，分别配置于该画素区域上，且各该主动组件通过由相对应的该扫描线与该数据线控制；多个画素电极，分别配置于该画素区域上，而各该画素电极与相对应的该主动组件电性连接，且各该画素电极与相对应的该共享线耦合成一储存电容；一第一介电层，由各该主动组件中延伸至该画素电极下方；以及一第二介电层，覆盖该主动组件，并由该主动组件上方延伸至该画素电极下方，且该第二介电层具有多个凹陷，位于部分该共享线上方，其中该储存电容区分为两种以上，且各该凹陷与该共享线之间的最小距离小于相对应的该主动组件中该第一介电层与该第二介电层的厚度总和。
9.如权利要求8所述的主动组件数组基板，其特征在于，各该画素区域上方的该凹陷与该共享线的重迭面积自该共享线的一端往另一端逐渐减少。
10.如权利要求8所述的主动组件数组基板，其特征在于，各该共享线具有自两侧边缘向外延伸的多条分支，且该分支与该数据线平行。
11.如权利要求8所述的主动组件数组基板，其特征在于，所述该凹陷与该共享线之间的最小距离大于该主动组件中该第一介电层的厚度。
12.如权利要求8所述的主动组件数组基板，其特征在于，所述该凹陷与该共享线之间的最小距离等于该主动组件中该第一介电层的厚度。
13.如权利要求8所述的主动组件数组基板，其特征在于，所述该凹陷与该共享线之间的最小距离小于该主动组件中该第一介电层的厚度。
全文摘要
本发明一种主动组件数组基板的制造方法。提供一基板，且基板上已形成多条扫描线、多条数据线、多个主动组件、多条共享线、一第一介电层与一第二介电层。各主动组件通过由扫描线与数据线控制，且第一介电层由各主动组件中延伸至画素区域上方，而第二介电层覆盖于基板上。利用一半色调光罩移除部分第二介电层，以形成多个接触窗，并在部分各画素区域上的共享在线方形成一凹陷。在各画素区域上方形成一画素电极，而画素电极与共享线耦合成一储存电容，且这些储存电容区分为两种以上。由于同一基板上能够形成出两种以上的储存电容，因此RC延迟效应能够获得改善。
文档编号G02F1/13GK101090095SQ20061008285
公开日2007年12月19日 申请日期2006年6月15日 优先权日2006年6月15日
发明者刘梦骐, 温佑良 申请人:中华映管股份有限公司