用于曝光的掩模版、曝光方法以及半导体晶片的生产方法

专利名称：用于曝光的掩模版、曝光方法以及半导体晶片的生产方法
技术领域：
本发明涉及一种用于曝光的掩模版(reticle)，所述用于曝光的掩模版被用于作为在诸如半导体集成电路(1C、LSI等等)之类的半导体设备、诸如LED和激光之类的发光设备或固态成像元件的生产中使用的减小投影曝光设备(reduced projection exposureapparatus)的步进设备(stepper apparatus)等等；ー种使用所述用于曝光的掩模版的曝光的曝光方法；以及ー种用于使用所述曝光方法来生产多个半导体设备的半导体晶片的生产方法。
背景技术：
照惯例，对于诸如半导体集成电路或固态成像元件之类的半导体设备的生产而言，通常所说的步进曝光方法是公知的，其中，通过使用在其上形成了为待生产的芯片的大小约5至10倍的芯片图案的掩模版(光掩模)，通过使用步进设备来重复地执行减小投影曝光同时改变位置使得芯片图案彼此邻近，许多集成电路图案被精确地曝光在其上形成了光致抗蚀剂膜的晶片上。使用这样的用于曝光的掩模版的常规曝光方法被公开在专利文献I中，并且将使用图28 (a)、28(b)、29 (a)以及29(b)来详细地描述。图28是使用在专利文献I中公开的用于减小投影曝光的常规掩模版的曝光方法的解释性视图。图28(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图28(b)是晶片的顺序隱光图案的图。如图28(a)和28 (b)中所图示的那样，在常规曝光方法中，使用掩模版在其上形成了光致抗蚀剂膜的晶片的表面上顺序地执行减小投影曝光，该掩模版被形成使得具有四个芯片图案101的方形掩模版图案102被内接(inscribe)在作为高分辨率区的有效曝光区103内。在常规的掩模版中，由于使用了方形掩模版图案102，所以即使有效曝光区103的区域具有更多的空间也不再能够容纳芯片图案101。通过使用具有有四个芯片图案101的方形掩模版图案102的掩模版，在其上形成了光致抗蚀剂膜的晶片104上通过减小投影曝光顺序地制作了芯片图案101。在图29(a)中，从图28(b)的晶片104突出的安装有四个芯片图案的掩模版的芯片图案以“X”指示。为了完成能够在其上形成了光致抗蚀剂膜的晶片104上形成的五十二个芯片图案的曝光，要求总共十六个镜头(shot):掩模版的所有四个芯片图案101有效的十二个镜头；以及掩模版的四个芯片图案101中的ー个芯片图案IOlA有效的四个拐角中的另外四个镜头。在这种情况下，为了缩短用于晶片104的曝光处理所需要的时间并且将对准的偏差减到最小以提高产出率，強烈地期望減少在其上形成了光致抗蚀剂膜的晶片104的整个表面上曝光芯片图案101所需要的镜头的数目。在图29(b)中，当通过偏置法提升晶片容纳效率时从晶片104突出的芯片图案以“X”指示。为了通过偏置法提升曝光效率并且完成能够在其上形成了光致抗蚀剂膜的晶片104上形成的五十二个芯片图案的曝光，需要掩模版的四个芯片图案101全部有效的十个镜头，以及掩模版的四个芯片图案101的三个芯片图案IOlA有效的四个拐角中的另外四个镜头，总共十四个镜头。图30是图示了使用在专利文献I中公开的用于曝光的掩模版的常规曝光方法的另ー示例的平面视图。图30(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图30(b)是晶片的顺序曝光图案的图。如图30(a)和30(b)中所图示的那样，在常规曝光方法中，使用掩模版在其上形成了光致抗蚀剂膜的晶片204的表面上顺序地执行减小投影曝光，该掩模版被形成使得具有五个芯片图案201的十字形的掩模版图案202被内接在作为高分辨率区的有效曝光区203中。以这种方式，如果芯片图案201以十字形布置，则能够用一个镜头在有效曝光区203中形成五个芯片图案201。与用一个镜头形成四个芯片图案101的图28(a)的情况相比这是更有效率的。如图31中所图示的那样，三十五个芯片能够通过掩模版的五个芯片图案201全部有效的七个镜头来曝光；使用掩模版的五个芯片图案201中的四个有效的附加镜头，总共八个镜头，能够曝光总共三十九个芯片；使用掩模版的五个芯片图案201中的三个有效的两个附加镜头，总共十个镜头，能够曝光总共四十五个芯片；使用掩模版的五个芯片图案201中的两个有效的两个附加镜头，总共十二个镜头，能够曝光总共四十九个芯片；使用掩模版的五个芯片图案201中的一个有效的三个附加镜头，总共十五个镜头，能够曝光总共五十二个芯片。[引用列表]
[专利文献]
专利文献1:日本特开No. 5-335203。

发明内容
[技术问题]
在专利文献I中公开的常规曝光方法中，在图29(a)中，存在以下的问题当掩模版中多个芯片图案101被布置成矩形形状作为掩模版图案102，以便有助于掩模版图案102在晶片104上顺序布置时，不能够以最大效率利用高分辨率区；作为高分辨率区的有效曝光区103是圆形的；以及掩模版图案102被以内接的矩形的大小来布置。如果在掩模版图案102上仅存在很少的芯片图案，则用于曝光的镜头的数目增加而且生产量下降。图29 (a)的安装有四个芯片图案的掩模版的镜头效率为52个芯片/16个镜头=3. 25，并且存在从晶片204突出的十二个损失芯片。另外，通过图29(b)的偏置法安装有四个芯片图案的掩模版的镜头效率为52个芯片图案/14个镜头=3. 7，并且存在从晶片204突出的四个损失芯片。此外，图31的安装有五个芯片图案的掩模版(芯片图案的数目増加了)的镜头效率为52个芯片图案/15个镜头=3. 47，在十五个镜头中曝光了七十五个芯片图案，但是从晶片204突出的损失芯片达到23个芯片图案。从图29(a)的安装有四个芯片图案的掩模版到图31的安装有五个芯片图案的掩模版，通过增加掩模版图案中的芯片图案的数目減少了镜头的数目并且提高了生产量。在图31中，用十五个镜头绘制了五十二个芯片图案。由于晶片204的镜头布置成十字形并且不是平行方式，所以在外围边缘部出现许多损失芯片图案。具体地，对于布置成矩形的普通掩模版而言，当在长度和宽度方向上直接布置掩模版时需要十六个镜头。然而，考虑到如图29(b)能够通过偏置法使用十四个镜头实现五十二个芯片图案的事实，能够认为与图29(b)的安装有四个芯片图案的掩模版相比图31中所图示的安装有五个芯片图案的十字形的掩模版具有低的镜头效率，因此不具有任何优点。此外，图31中所图示的安装有五个芯片图案的十字形的掩模版具有由于十字形的原因当分步进给(step feeding)被用来顺序地曝光晶片204时分步进给非常复杂难以无间隙地匹配(fit in)形状的问题。本发明g在解决上文所描述的常规问题。本发明的目的在于提供ー种用于有效地利用高分辨率区并且通过对每个镜头増加芯片图案的数目来提高生产量以及在不复杂化分步进给的情况下使掩模版图案无间隙地彼此匹配的掩模版；ー种使用所述掩模版的曝光方法；以及ー种用于使用所述曝光方法来生产半导体晶片的半导体晶片的生产方法。[问题的解决方法]
提供了ー种包含由减小投影曝光设备的圆形有效曝光区中的多个芯片图案构成的掩模版图案的根据本发明的用于曝光的掩模版，其中所述掩模版图案具有布置成内接在有效曝光区的圆周内或者不从所述有效曝光区的所述圆周突出的外形，与平面视图中的四边形形状的芯片图案的数目相比具有更大数目的芯片图案，并且当顺序地曝光时，所述多个芯片图案布置成使得所述掩模版图案的顶部部分无间隙地匹配左右彼此邻近的所述掩模版图案的底部位置，从而实现上文所描述的目的。优选地，在根据本发明的用于曝光的掩模版中，所述掩模版图案的所述外形具有布置成具有均匀的台阶或不均匀的台阶的阶梯式形状的镜头的所述多个芯片图案，使得所述掩模版图案的所述外形内接在所述有效曝光区的所述圆周内或者不从所述有效曝光区的所述圆周突出。更优选地，在根据本发明的用于曝光的掩模版中，所述掩模版图案的所述外形具有相对于沿着所述芯片图案之间的划线的中间线在平面视图中上下或左右线对称地布置的所述多个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，所述掩模版图案的所述外形具有相对于沿着所述芯片图案之间的划线的中间线在平面视图中上下且左右线对称地布置的所述多个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，所述掩模版图案的所述外形具有点对称地布置的所述多个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，所述掩模版图案的所述外形具有不对称地布置的所述多个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，所述芯片图案的平面视图中的四边形形状的一边和与其邻近的另ー边相等或不同。
更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为大于或等于四的整数时，所述掩模版图案具有由从具有mXn四边形形状的多个芯片图案去掉四个拐角的芯片图案产生的多个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，其中，当m和n都为大于或等于ニ的整数时，所述掩模版图案具有从具有mXn四边形形状的芯片图案的四边的每个中心部或者从整个边向顶部和底部或/和左边和右边伸出的偶数个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为四时，所述掩模 版图案具有由从4X4或十六个芯片图案去掉四个拐角的芯片图案产生的十二个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为ニ时，所述掩模版图案具有从由2X2或四个芯片图案构成的掩模版图案的四边的整个边伸出的芯片图案，其中两个芯片图案每个向所述顶部和底部伸出而两个芯片图案每个向所述左边和右边伸出。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为大于或等于六的整数时，所述掩模版图案具有由从具有mXn四边形形状的多个芯片图案去掉四个拐角中的ー个或多个芯片图案以及邻近所述四个拐角的那些产生的多个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为六时，所述掩模版图案具有由从6X6或三十六个芯片图案去掉四个拐角中和邻近所述四个拐角的四个拐角部中的三个芯片图案中的每ー个产生的二十四个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为四时，所述掩模版图案具有从由4X4或十六个芯片图案构成的掩模版图案的四边的每个中心部伸出的芯片图案，其中两个芯片图案每个从所述顶部和底部伸出而两个芯片图案每个从所述左边和右边伸出。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为大于或等于八的整数时，所述掩模版图案具有由从具有mXn四边形形状的多个芯片图案去掉四个拐角中的四个拐角部的每个芯片图案以及在外周内部和外周上邻近所述四个拐角的ー个或多个连续的芯片图案产生的多个芯片图案，使得所述掩模版图案被内接在所述有效曝光区中的所述圆周内或者不从所述有效曝光区中的所述圆周突出。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为大于或等于六的整数时，所述掩模版图案具有一个或多个芯片图案在具有mXn四边形形状的芯片图案的四个拐角中在上下方向上被去掉，并且所述掩模版图案具有从具有所述mXn四边形形状的芯片图案的四边的每个中心部向顶部和底部或/和左边和右边伸出的偶数个芯片图案，使得所述掩模版图案被内接在所述有效曝光区的所述圆周内或者不从所述有效曝光区的所述圆周突出。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为八时，所述掩模版图案具有由从8X8或六十四个芯片图案去掉四个拐角中的四个拐角部的每六个芯片图案以及在所述外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的四十个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，当m和n都为六时，所述掩模版图案的四个拐角的每个芯片图案从由6X6或三十六个芯片图案构成的掩模版图案去棹，并且芯片图案从由所述6X6或三十六个芯片图案构成的所述掩模版图案的四边的每个中心部伸出，其中两个芯片图案每个向所述顶部和底部伸出而两个芯片图案每个向所述左边和右边伸出。更优选地，在根据本发明的用于曝光的掩模版中，当m为八并且n为九时，所述掩模版图案具有由从8X9或七十ニ个芯片图案去掉四个拐角中的四个拐角部的每六个芯片图案以及在所述外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的四十八个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，当m为六并且n为七时，所述掩模版图案的四个拐角中的每个芯片图案从由6X7或四十ニ个芯片图案构成的掩模版图案去掉，并且芯片图案从由6X7或四十ニ个芯片图案构成的所述掩模版图案的四边的每个中心部伸出，其中两个芯片图案每个从所述顶部和底部伸出而三个芯片图案每个向所述左边和右边伸出。
更优选地，在根据本发明的用于曝光的掩模版中，当m为八并且n为十八时，所述掩模版图案具有由从8X18或一百四十四个芯片图案去掉四个拐角中的四个拐角部每个十二个芯片图案以及在所述外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的九十六个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，当m为六并且n为十四时，所述掩模版图案在四个拐角的上下方向上每个连续的两个芯片图案从由6X 14或八十四个芯片图案构成的掩模版图案去掉，并且所述掩模版图案具有从由6X14或八十四个芯片图案构成的所述掩模版的四边的每个中心部伸出的芯片图案，其中对于总共四个芯片图案而言具有两个的宽度的两个芯片图案每个向所述顶部和底部伸出，而六个芯片图案每个向所述左边和右边伸出。更优选地，在根据本发明的用于曝光的掩模版中，当m为八并且n为十七或十八时，所述掩模版图案具有由从8X 17或8X 18或者一百三十六或一百四十四个芯片图案去掉四个拐角中的四个拐角部的每十个芯片图案以及在所述外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的九十六或一百零四个芯片图案。更优选地，在根据本发明的用于曝光的掩模版中，当m为六并且n为十四时，所述掩模版图案的在四个拐角的上下方向中的每ー个上在上下方向连续的三个芯片图案从由6X 15或6X 16或者九十或九十六个芯片图案构成的掩模版图案去掉，并且芯片图案从由6X15或6X16或者九十或九十六个芯片图案构成的所述掩模版图案的四边的每个中心部伸出，其中两个芯片图案每个向所述顶部和底部伸出，而七个或八个芯片图案每个向所述左边和右边伸。更优选地，在根据本发明的用于曝光的掩模版中，布置了一个或多个评估图案代替构成所述掩模版图案的一个或多个芯片图案的区域。更优选地，在根据本发明的用于曝光的掩模版中，一个或多个评估图案被布置在所述掩模版图案的曝光区的内部或外部。更优选地，在根据本发明的用于曝光的掩模版中，所述掩模版图案的所述外形具有均匀的或不均匀的阶梯式形状，并且所述ー个或所述多个评估图案被布置在包括所述掩模版图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少ー个的芯片图案的区域中。
更优选地，在根据本发明的用于曝光的掩模版中，所述评估图案是测试芯片图案、对准图案或用于尺寸的检查的图案中的ー个。提供了一种用于使用根据本发明的用于曝光的掩模版在其上形成了光致抗蚀剂膜的晶片上邻近划线重复地减小曝光使得所述掩模版图案无间隙地彼此匹配并且所述划线被定位在所述芯片图案之间的根据本发明的曝光方法，从而实现上文所描述的目的。优选地，在根据本发明的曝光方法中，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤使用步进器的盲功能来屏蔽包括所述掩模版图案的顶边缘部分或底边缘部分的阶梯式台阶部的一部分以曝光所述掩模版图案的剰余部分；以及使用所述步进器的盲功能来屏蔽所述掩模版图案的全部以曝光邻近曝光的掩模版图案的所述评估图案。更优选地，在根据本发明的曝光方法中，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤使用遮光板来屏蔽所述掩模版图案以仅曝光在晶片的预定位置上的所述评估图案；以及使用所述遮光板来屏蔽所述评估图案以及包括邻近所述评估图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少ー个的芯片图案的整个区域，以曝光邻近先前曝光的评估图案的预定位置上的所述掩模版图案的剰余部分。更优选地，在根据本发明的曝光方法中，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤使用所述遮光板来屏蔽所述评估图案以及包括邻近所述评估图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少ー个的芯片图案的所述整个区域，以曝光掩模版图案的剰余部分，并且使用所述遮光板来仅不屏蔽所述评估图案以将所述评估图案曝光为用于所述评估图案的芯片图案。提供了ー种用于通过使用根据本发明的曝光方法来图案化光致抗蚀剂膜以通过将所述图案化的光致抗蚀剂膜用作掩模形成每ー层来产生多个半导体元件的半导体晶片的根据本发明的生产方法。将在下文中对具有上文所描述的所述结构的本发明的功能进行描述。根据本发明，在包含由减小投影曝光设备的圆形有效曝光区中的多个芯片图案构成的掩模版图案的用于曝光的掩模版中，所述掩模版图案具有与平面视图中的四边形形状的芯片图案的数目相比具有更大数目的芯片图案的外形，使得所述掩模版图案被内接在所述有效曝光区的圆周内或者不从所述有效曝光区的圆周突出，当顺序地曝光时，所述多个芯片图案布置成使得所述掩模版图案的顶部部分无间隙地匹配左右彼此邻近的掩模版图案的底部位置。从而，当顺序地曝光时，在没有复杂化分步进给的情况下，通过增加每镜头的芯片图案的数目并且使掩模版图案无间隙地彼此匹配使得以最有效的方式利用有效曝光区并且提高生产量是可能的。当一个或多个评估图案要被布置代替构成掩模版图案的一个或多个芯片图案的区域吋，能够将芯片图案的数目的缩减减到最小，因此以最有效的方式利用有效曝光区并且提高生产量是可能的。[发明的有益效果]
根据上文所描述的本发明，掩模版图案具有被最大程度地布置成与平面视图中的四边形形状的芯片图案的数目相比具有更大数目的芯片图案的掩模版图案的外形，使得掩模版图案被内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出，以及当顺序地曝光时，布置了多个芯片图案使得掩模版图案的顶部部分无间隙地匹配左右彼此邻近的掩模版图案的底部位置。因此，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案无间隙地彼此匹配，使得以最有效的方式利用高分辨率区并且提高生产量是可能的。另外，即使布置了ー个或多个评估图案代替构成掩模版图案的ー个或多个芯片图案的区域，也能够将芯片的数目的缩减减到最小，因此以最有效的方式利用有效曝光区并且提高生产量是可能的。在參考附图阅读并且理解以下的具体描述之后，本发明的这些和其它优点将对本领域的技术人员变得显而易见。


图1是图示了本发明的实施例1中的步进设备的示例的示意配置视图。图2是使用图1的用于曝光的掩模版的曝光方法的实施例1的解释性图。图2(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图2(b)是晶片的顺序曝光图案的图。图3是作为图2的比较性示例的使用常规的用于曝光的掩模版的曝光方法的解释性图。图3(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图3(b)是晶片的顺序曝光图案的图。图4是使用图1的用于曝光的掩模版的曝光方法的实施例2的解释性图。图4(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图4(b)是晶片的顺序曝光图案的图。图5是作为图4的比较性示例的使用常规的用于曝光的掩模版的曝光方法的解释性图。图5(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图5(b)是晶片的顺序曝光图案的图。图6是使用图1的用于曝光的掩模版的曝光方法的实施例3的解释性图。图6(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图6(b)是晶片的顺序曝光图案的图。图7是作为图6的比较性示例的使用常规的用于曝光的掩模版的曝光方法的解释性图。图7(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图7(b)是晶片的顺序曝光图案的图。图8是使用图1的用于曝光的掩模版的曝光方法的实施例4的解释性图。图8(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图8(b)是晶片4的顺序曝光图案的图。图9是使用图1的用于曝光的掩模版的曝光方法的实施例5的解释性图。图9(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图9(b)是晶片的顺序曝光图案的图。图10是使用图1的用于曝光的掩模版的曝光方法的实施例6的解释性图。图10(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图10(b)是晶片的顺序曝光图案的图。图11(a)是图示了通过常规曝光方法的每镜头的掩模版图案与有效曝光区之间的关系的平面视图。图11(b)是图示了上述实施例5的掩模版图案与有效曝光区之间的关系的平面视图。图11(c)是图示了上述实施例6的掩模版图案的修改示例与有效曝光区之间的关系的平面视图。图12是使用图1的用于曝光的掩模版的曝光方法的实施例7的解释性图。图12(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图12(b)是晶片4的顺序曝光图案的图。图13(a)和13(b)是描述了掩模版图案82的外形是不对称的情况的解释性图。图14是对于图9的用于曝光的掩模版2D的多个芯片图案中的ー个使用测试芯片图案TEG的曝光方法的实施例8的解释性图。图14(a)是图示了使用测试芯片图案TEG的掩模版图案与有效曝光区之间的关系的平面视图。图14(b)是晶片4的顺序曝光图案的图。图15是作为图14的比较性示例的使用常规的用于曝光的掩模版的曝光方法的解释性图。图15(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图15(b)是晶片的顺序曝光图案的图。图16是在图9的用于曝光的掩模版2D的多个芯片图案的顶边缘部中的四个芯片图案上使用测试芯片图案TEG的曝光方法的实施例9的解释性图。图16(a)是图示了使用测试芯片图案TEG的掩模版图案与有效曝光区之间的关系的平面视图。图16(b)是晶片4的顺序曝光图案的图。图17(a)至17(c)是用于描述使用测试芯片图案TEG使用图16的用于曝光的掩模版的曝光方法的解释性图。图18是作为图16的比较性示例的使用常规的用于曝光的掩模版的曝光方法的解释性图。图18(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图18(b)是晶片的顺序曝光图案的图。图19(a)至19(c)是用于描述使用测试芯片图案TEG使用图18的常规的用于曝光的掩模版的曝光方法的解释性图。图20(a)是图示了相对于使用测试芯片图案TEG的上述实施例9的通过常规曝光方法的每镜头的掩模版图案与有效曝光区之间的关系的平面视图。图20(b)是图示了使用测试芯片图案TEG的上述实施例8的掩模版图案与有效曝光区之间的关系的平面视图。图20(c)是图示了使用测试芯片图案TEG的上述实施例6的掩模版图案的修改示例中测试芯片图案TEG被用作多个芯片图案中的一个的情况与有效曝光区之间的关系的平面视图。图21是使用测试芯片图案TEG的使用图1的用于曝光的掩模版2E’的曝光方法的实施例6的修改示例的解释性图。图21 (a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图21(b)是晶片的顺序曝光图案的图。图22是使用测试芯片图案TEG的使用图1的用于曝光的掩模版2E’ ’的曝光方法的实施例6的修改示例的解释性图。图22(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图22(b)是晶片的顺序曝光图案的图。
图23是使用测试芯片图案TEG的使用图1的用于曝光的掩模版2F’ ’的曝光方法的实施例7的修改示例的解释性图。图23(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图23(b)是晶片4的顺序曝光图案的图。图24是使用测试芯片图案TEG的使用图1的用于曝光的掩模版2’的曝光方法的实施例1的修改示例的解释性图。图24(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图24(b)是晶片的顺序曝光图案的图。图25是使用测试芯片图案TEG的使用图1的用于曝光的掩模版2A’的曝光方法的实施例2的修改示例的解释性图。图25(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图25(b)是晶片的顺序曝光图案的图。图26是使用测试芯片图案TEG的使用图1的用于曝光的掩模版2B’的曝光方法的实施例3的修改示例的解释性图。图26(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图26(b)是晶片的顺序曝光图案的图。图27是使用测试芯片图案TEG的使用图1的用于曝光的掩模版2C’的曝光方法的实施例4的修改示例的解释性图。图27(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图27(b)是晶片的顺序曝光图案的图。图28是使用在专利文献I中公开的常规的减小投影曝光方法的曝光方法的解释性图。图28(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图28(b)是晶片的顺序曝光图案的图。图29(a)是对于安装有四个芯片图案的掩模版的从图28 (b)的晶片区突出的芯片图案指示"x〃的平面视图。图29(b)当増加晶片区调节速率时对于从晶片区突出的芯片图案指示"x〃的平面视图。图30是图示了使用在专利文献I中公开的的用于曝光的掩模版的常规曝光方法的另ー示例的平面视图。图30(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图30(b)是晶片的顺序曝光图案的图。图31是对于安装有的五个芯片图案的掩模版的从图30(b)的晶片区突出的芯片图案指示"x〃的平面视图。
具体实施例方式在下文中，将參考附图详细地描述用于步进设备的用于曝光的掩模版、使用所述用于曝光的掩模版进行曝光的曝光方法以及使用本发明的所述曝光方法的半导体晶片的生产方法的实施例1至7。考虑到准备图，图中的每个元素的厚度、长度等等每ー个不限于图中所描述的那些。(实施例1)
图1是图示了本发明的实施例1中的步进设备的示例的示意配置视图。在图1中，实施例1的作为减小投影曝光设备的步进设备10包括用于向下照射用于曝光的光的泛光灯设备I ;用于曝光的掩模版2，其是布置在泛光灯设备I之下的用于曝光的原板(光掩模)并且用于执行减小投影曝光；用于对通过用于曝光的掩模版2的芯片图案光的掩模版图案进行减小投影的减小投影设备3 ；以及在X和Y轴方向上可自由移动的安装有作为半导体衬底的晶片4的工作台5，其中，通过随着工作台5移动晶片4，通过用于曝光的掩模版2的芯片图案光的掩模版图案被顺序地在其上形成了光致抗蚀剂膜的晶片4上隱光。接下来，通过使用用于曝光的掩模版2，实施例1的曝光方法邻近划线(scribeline)重复地减小曝光，使得划线被定位在其上形成了光致抗蚀剂膜的晶片4上的芯片图案之间的每个位置处。对准标记被布置在划线的邻近位置上或该位置中，并且通过确定位置使得对准标记相匹配来顺序地曝光掩模版图案。减小曝光的重复在用于曝光的芯片的平面表面的左右方向(水平方向)上顺序排列，并且当改变行吋，对于随后的曝光，曝光间距(pitch)偏移半个间距。另外，对于使用实施例1的曝光方法的半导体晶片的生产方法而言，光致抗蚀剂膜使用该曝光方法来图案化，并且例如半导体集成电路(IC、LSI等等)、诸如LED和激光之类的发光设备、以及构成固态成像元件等的晶体管、电极、杂质扩散层等等的每ー层使用图案化的光致抗蚀剂膜作为掩模以生产多个半导体元件从而形成为半导体设备。实施例1的用于曝光的掩模版2的以下提到的掩模版图案沿着芯片图案之间的划线在平面视图中上下且左右线对称地配置，使得掩模版图案被内接在以下提到的有效曝光区的圆周内或者被布置得不会从以下提到的有效曝光区的圆周突出以最大化所布置的芯片图案的数目，并且布置了多个芯片图案。现将对实施例1的以下提到的掩模版图案的图案配置进行详细的描述。图2是使用图1的用于曝光的掩模版2的曝光方法的实施例1的解释性图。图2(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图2(b)是晶片4的顺序曝光图案的图。图3是作为图2的比较性示例的使用常规的用于曝光的掩模版的曝光方法的解释性图。图3(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图3(b)是晶片的顺序曝光图案的图。在图3(a)和3(b)中，在常规曝光方法中，使用用于曝光的掩模版在其上形成了光致抗蚀剂膜的晶片304的表面上顺序地执行减小投影曝光，该用于曝光的掩模版被形成使得具有例如3X3或九个芯片图案301的方形掩模版图案302被内接在作为高分辨率区的有效曝光区303的圆周内。在常规的用于曝光的掩模版中，由于使用了方形掩模版图案302，所以即使有效曝光区303的区域具有更多的空间也不再能够容纳芯片图案301。与此相反，在图2(a)和2(b)中，在实施例1的使用用于曝光的掩模版2的曝光方法中，使用用于曝光的掩模版2在其上形成了光致抗蚀剂膜的晶片24的表面上顺序地执行减小投影曝光，该用于曝光的掩模版2被形成使得上下且左右线对称的掩模版图案22具有例如由去掉4X4或十六个芯片图案21的四个拐角中的芯片图案产生的十二个芯片图案21。对于上下且左右线对称而言，线对称的线沿着芯片图案21之间的划线(当芯片被制成单片时的切割线)定位。在掩模版图案22中，芯片图案21从由2X2或四个芯片图案21构成的掩模版图案22的所有四边伸出，其中，两个芯片图案21每个向顶部和底部伸出而且同样地两个芯片图案每个向左边和右边伸出。在这种情况下，如果此形状的掩模版图案22被顺序地在其上形成了光致抗蚀剂膜的晶片24上曝光，则如图2(b)中那样布置掩模版图案22，在第一行和偏移半个间距的第二行中具有连续的掩模版图案22。具体地，当向顶部和底部伸出两个芯片图案21的量的掩模版图案22被顺序地曝光时，掩模版图案22形成了在掩模版图案22之间的边界位置的顶部和底部具有两个芯片图案21的量的凹陷的形状。伸出两个芯片图案21的量的掩模版图案22完美地匹配两个芯片图案21的量的凹陷的形状。以这种方式，为了便于掩模版图案22完美地匹配第一行和第二行，伸出的芯片图案21的数目需要是偶数。在用于以预定形状曝光并且图案化在晶片24上的光致抗蚀剂膜的曝光处理中，光致抗蚀剂膜通过使用具有阶梯式外形的形状和镜头(shot)的掩模版图案22代替图3 (a)和3(b)中图示的矩形的方块来曝光，使得外形被内接在有效曝光区23的圆周内或者不从有效曝光区23的圆周突出。如在用于曝光的掩模版2上的十二个芯片图案21的布置中那样，布置了芯片图案21，使得更多的芯片图案在作为高分辨率区的有效曝光区23中。尽管芯片大小与上述的常规曝光方法相同，但是在用于曝光的一个镜头中芯片图案的数目从九个芯片图案增加到十二个芯片图案。此时不要求将掩模版图案22的镜头的形状制作成平面视图中的方形或矩形。在晶片24上曝光的同时，多个芯片图案21被设计成布置在用于曝光的掩模版2上的有效曝光区23中，使得在顺序曝光的同时能够在每个图案之间无间隙地布置更多的芯片图案。为了在用于曝光的掩模版2上的有效曝光区23中布置更多的芯片图案，通过以阶梯式外形来布置芯片图案21使得更多的芯片图案21最大程度地内接在写入区(有效曝光区23)中并且通过设计晶片24上的镜头布置，邻近的掩模版图案22的镜头的形状被有效地布置在晶片24上，从而无间隙地重复布置并且在水平或垂直方向对齐。掩模版图案22是布置成阶梯式外形使得更多的芯片图案21被最大程度地内接在写入区(有效曝光区23)中的图案。掩模版图案22在镜头之间无间隙地重复布置并且在水平和垂直方向对齐。换句话说，掩模版图案22是用于曝光的掩模版2的多个芯片图案21，并且还是通过在晶片24上的抗蚀剂膜上曝光形成的多个芯片图案。从上文中，根据实施例1，掩模版图案22具有十二个芯片图案21，其中四个拐角的芯片图案被从4X4或16个芯片图案中去掉，或者从另一角度看，在掩模版图案22中，芯片图案21从由2X2或四个芯片图案21构成的掩模版图案22的所有四边伸出，其中，两个芯片图案21每个向顶部和底部伸出并且同样地两个芯片图案21每个向左边和右边伸出。因此，在图3(a)和3(b)中图示的常规曝光方法中，每镜头由九个芯片图案301构成的掩模版图案302的曝光是可能的。然而，在图2(a)和2(b)中图示的实施例1的使用用于曝光的掩模版2的曝光方法中，每镜头由十二个芯片图案21构成的掩模版图案22的曝光是可能的。从而，在实施例1的曝光方法中，与常规曝光方法相比生产量被提高了 12/9倍。以这种方式，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案22无间隙地彼此匹配，使得以最有效的方式利用有效曝光区23并且提高生产量是可能的。在实施例1中，如图2中那样，描述了掩模版图案22具有十二个芯片图案21的情况，其中四个拐角的芯片图案被从4X4或16个芯片图案中去掉，或者从另一角度看，描述了芯片图案21从由2X2或四个芯片图案21构成的掩模版图案22的所有四边伸出的情况，其中，两个芯片图案每个向顶部和底部伸出并且同样地两个芯片图案每个向左边和右边伸出，但不限于此。当m和n都为大于或等于四的整数时(在这里，m=n)，其可以是这样的，SP掩模版图案具有多个芯片图案，其中四个拐角中的芯片图案被从mXn个芯片图案的四边形形状去掉，其被布置使得最大数目的芯片图案(与图3(a)和3(b)的四边形形状布置相比具有更大数目的芯片图案的布置)内接在有效曝光区的圆周内或者芯片图案不从有效曝光区的圆周突出，或者从另一角度看，当m和n都为大于或等于ニ的整数时，其可以是这样的，即掩模版图案具有从mXn四边形芯片图案的所有四边向顶部和底部或/和左边和右边伸出的偶数个芯片图案，其被布置使得最大数目的芯片图案被内接在有效曝光区的圆周内或者芯片图案不从有效曝光区的圆周突出。换句话说，掩模版图案可以是这样的，即以沿着芯片图案之间的划线在平面视图中上下且左右线对称的配置布置多个芯片图案，使得最大数目的芯片图案被布置成内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出。(实施例2)
在上述实施例1中，已经描述了在有效曝光区23中安装有十二个芯片图案的掩模版。然而，在实施例2中，将描述在有效曝光区中安装有二十四个芯片图案的掩模版。 图4是使用图1的用于曝光的掩模版2A的曝光方法的实施例2的解释性图。图4(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图4(b)是晶片4的顺序曝光图案的图。图5是作为图4的比较性示例的使用常规的用于曝光的掩模版的曝光方法的解释性图。图5(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图5(b)是晶片的顺序曝光图案的图。在图5(a)和5(b)中，在常规曝光方法中，使用用于曝光的掩模版在其上形成了光致抗蚀剂膜(光敏抗蚀剂膜)的晶片404的表面上顺序地执行减小投影曝光，该用于曝光的掩模版被形成使得具有例如4X4或十六个芯片图案401的具有方形外形的掩模版图案402被内接在作为高分辨率区的有效曝光区403的圆周内。在常规的用于曝光的掩模版中，由于使用了方形掩模版图案402，所以即使有效曝光区403的区域有更多的空间也不再能够容纳芯片图案401。与此相反，在图4(a)和4(b)中，在实施例2的使用用于曝光的掩模版2A的曝光方法中，使用用于曝光的掩模版2A在其上形成了光致抗蚀剂膜的晶片34的表面上顺序地执行减小投影曝光，该用于曝光的掩模版2A被形成使得具有例如由从6X6或三十六个芯片图案31的四个拐角及与其邻近的拐角部每个去掉三个芯片图案产生的二十四个芯片图案31的上下且左右线对称的掩模版图案32被内接在作为高分辨率区的有效曝光区33的圆周内。对于上下且左右线对称而言，线对称的线沿着芯片图案31之间的划线定位。在掩模版图案32中，芯片图案31从由4X4或十六个芯片图案31构成的掩模版图案的四边的中心部(两个芯片图案31)中的每ー个伸出，其中，两个芯片图案每个向顶部和底部伸出而同样地两个芯片图案每个向左边和右边伸出。在这种情况下，如果此形状的掩模版图案32被顺序地在其上形成了光致抗蚀剂膜的晶片34上曝光，则如图4(b)中那样布置掩模版图案32，在第一行和偏移半个间距的第二行中具有连续的掩模版图案32。具体地，当向顶部和底部伸出两个芯片图案31的量的掩模版图案32被顺序地曝光时，掩模版图案32形成了在掩模版图案32之间的左右边界位置的顶部和底部具有两个芯片图案31的量的凹陷的形状。伸出两个芯片图案31的量的掩模版图案32完美地匹配两个芯片图案31的量的凹陷的形状。以这种方式，为了便于掩模版图案32完美地匹配第一行和第二行，伸出的芯片图案31的数目需要是偶数。在用于以预定形状曝光并且图案化在晶片34上的光致抗蚀剂膜的曝光处理中，光致抗蚀剂膜通过使用具有阶梯式形状的镜头代替图5 (a)和5(b)中所图示的方形或矩形的掩模版图案32来曝光，使得外形被内接在有效曝光区33的圆周内或者不从有效曝光区33的圆周突出。如在用于曝光的掩模版2A上的二十四个芯片图案31的布置中那样，布置了芯片图案31，使得更多的芯片图案31在作为高分辨率区的圆形有效曝光区33中。尽管芯片大小与上述的常规曝光方法中的相同，但是在用于曝光的一个镜头中芯片图案的数目从十六个芯片图案增加到二十四个芯片图案。此时不要求将掩模版图案32的镜头形状制作成平面视图中的方形或矩形。在晶片34上曝光的同吋，多个芯片图案31被设计成布置在用于曝光的掩模版2A上的有效曝光区33中，使得能够在顺序曝光的同时能够在每个图案之间无间隙地布置更多的芯片图案。为了在用于曝光的掩模版2A上的有效曝光区33中布置更多的芯片图案，通过以阶梯式外形布置芯片图案31使得更多的芯片图案31最大程度地内接在写入区(有效曝光区33)中并且通过设计晶片34上的镜头布置，邻近的掩模版图案32的镜头的形状被有效地布置在晶片34上，从而无间隙地重复布置并且在水平或垂直方向对齐。掩模版图案32是布置成阶梯式外形使得更多的芯片图案31被最大程度地内接在写入区(有效曝光区33)中的图案。掩模版图案32在镜头之间无间隙地重复布置并且在水平和垂直方向对齐。从上文中，根据实施例2，掩模版图案32具有二十四个芯片图案31，其中四个拐角及与其邻近的拐角部中每个从6X6或36个芯片图案中去掉三个芯片图案，或者从另一角度看，在掩模版图案32中，芯片图案31从由4X4或十六个芯片图案31构成的掩模版图案的四边的中心部(两个芯片图案31)中的每ー个伸出，其中，两个芯片图案31每个向顶部和底部伸出而同样地两个芯片图案31每个向左边和右边伸出。因此，在图5(a)和5(b)中图示的常规曝光方法中，每镜头由十六个芯片图案401构成的掩模版图案402的曝光是可能的。然而，在图4(a)和4(b)中图示的实施例2的使用用于曝光的掩模版2A的曝光方法中，每镜头由二十四个芯片图案31构成的掩模版图案32的曝光是可能的。从而，在实施例2的曝光方法中，与常规曝光方法相比生产量被提高了 24/16倍。以这种方式，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案32无间隙地彼此匹配，使得以最有效的方式利用有效曝光区33并且提高生产量是可能的。在实施例2中，如图4中的那样，描述了掩模版图案32具有二十四个芯片图案31的情况，其中四个拐角及与其邻近的拐角部中的三个芯片图案中的每ー个被从6X6或36个芯片图案31中去掉，或者从另一角度看，描述了芯片图案31从由4X4或十六个芯片图案31构成的掩模版图案的四边的中心部(两个芯片图案31)中的每ー个伸出，其中两个芯片图案31每个向顶部和底部伸出而同样地两个芯片图案31每个向左边和右边伸出，但不限于此。当m和n都为大于或等于六的整数时(在这里，m=n)，其可以是这样的，即掩模版图案具有多个芯片图案，其中四个拐角中的芯片图案以及邻近四个拐角中的芯片图案的一个或多个被从具有mXn四边形形状的多个芯片图案去棹，其被布置使得最大数目的芯片图案(与图5(a)和5(b)的四边形形状布置相比具有更大数目的芯片图案的布置)被内接在有效曝光区的圆周内或者芯片图案不从有效曝光区的圆周突出，或者从另一角度看，当m和n都为大于或等于四的整数吋，其可以是这样的，即掩模版图案具有从mXn个四边形芯片图案的所有四边向顶部和底部或/和左边和右边伸出的偶数个芯片图案，其被布置使得最大数目的芯片图案被内接在有效曝光区的圆周内或者芯片图案不从有效曝光区的圆周突出。在这种情况下，掩模版图案以阶梯式外形来配置，使得掩模版图案被内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出。换句话说，掩模版图案可以是这样的，即以沿着芯片图案之间的划线在平面视图中上下且左右线对称的配置布置多个芯片图案，使得最大数目的芯片图案被布置成内接在有效曝光区的圆周内或不从有效曝光区的圆周突出。(实施例3)
在上述的实施例1中，已经描述了在有效曝光区23中安装有十二个芯片图案的掩模版。在实施例2中，已经描述了在有效曝光区33中安装有二十四个芯片图案的掩模版。然而，在实施例3中，将描述在有效曝光区中安装有四十个芯片图案的掩模版。图6是使用图1的用于曝光的掩模版2B的曝光方法的实施例3的解释性图。图6(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图6(b)是晶片4的顺序曝光图案的图。图7是作为图6的比较性示例的使用常规用于曝光的掩模版的曝光方法的解释性图。图7(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图7(b)是晶片的顺序曝光图案的图。在图7(a)和7(b)中，在常规曝光方法中，使用用于曝光的掩模版在其上形成了光致抗蚀剂膜(光敏抗蚀剂膜)的晶片504的表面上顺序地执行减小投影曝光，该用于曝光的掩模版被形成使得具有例如6X6或三十六个芯片图案501的具有方形外形的掩模版图案502被内接在作为高分辨率区的有效曝光区503的圆周内。在常规的用于曝光的掩模版中，由于使用了方形掩模版图案502，所以即使有效曝光区503的区域有更多的空间也不再能够容纳芯片图案501。于此相反,在图6(a)和6(b)中，在实施例3的使用用于曝光的掩模版2B的曝光方法中，使用用于曝光的掩模版2B在其上形成了光致抗蚀剂膜的晶片44的表面上顺序地执行减小投影曝光，该用于曝光的掩模版2B被形成使得具有例如由从8X8或六十四个芯片图案41的四个拐角部每个去掉六个芯片图案产生的四十个芯片图案41的上下且左右线対称的掩模版图案42被内接在作为高分辨率区的有效曝光区43的圆周内。对于上下且左右线对称而言，线对称的线沿着芯片图案41之间的划线定位。在掩模版图案42中，四个拐角的每个芯片图案41从由6X6或三十六个芯片图案41构成的掩模版图案去掉，芯片图案41从由6X6或三十六个芯片图案41构成的掩模版图案四边的中心部(两个芯片图案41)中的每ー个伸出，其中，两个芯片图案41每个向顶部和底部伸出而同样地在中心部两个芯片图案41每个向左边和右边伸出。这这种情况下，如果此形状的掩模版图案42被顺序地在其上形成了光致抗蚀剂膜的晶片44上曝光，则如6(b)中那样顺序地布置掩模版图案42，在第一行和偏移半个间距的第二行中具有连续的掩模版图案42。具体地，当向顶部和底部伸出两个芯片图案41的量的掩模版图案42被顺序地曝光时，掩模版图案42形成了在掩模版图案42之间的左右边界位置的顶部和底部具有两个芯片图案41的量的凹陷的形状。伸出两个芯片图案41的量的掩模版图案42完美地匹配两个芯片图案41的量的凹陷的形状。以这种方式，为了便于掩模版图案42完美地匹配第一行和第二行，伸出的芯片图案41的数目需要是偶数。
在用于以预定形状曝光并且图案化晶片44上的光致抗蚀剂膜的曝光处理中，光致抗蚀剂膜通过使用具有阶梯式形状的镜头代替图7 (a)和7(b)中图示的方形或矩形形状的掩模版图案42来曝光，使得外形被内接在有效曝光区43的圆周内或者不从有效曝光区43的圆周突出。如在用于曝光的掩模版2B上的四十个芯片图案41的布置中那样，布置了芯片图案41，使得最大数目的芯片图案41在作为高分辨率区的圆形有效曝光区43中。尽管芯片大小与上述常规曝光方法中的相同，但是在用于曝光的一个镜头中芯片图案的数目从三十六个芯片图案增加到四十个芯片图案。此时不要求将掩模版图案42的镜头的形状制作成平面视图中的方形或矩形。在晶片44上曝光的同吋，多个芯片图案41被设计成布置在用于曝光的掩模版2B上的有效曝光区43中，使得能够在顺序曝光的同时能够在每个图案之间无间隙地布置最大数目的芯片图案。为了在用于曝光的掩模版2B上的有效曝光区43中布置最大数目的芯片图案，通过以阶梯式外形布置芯片图案41使得最大数目的芯片图案41被最大程度地内接在写入区(有效曝光区43)中并且通过设计晶片44上的镜头布置，邻近的掩模版图案42的镜头的形状被有效地布置在晶片44上，从而无间隙地重复布置并且在水平或垂直方向对齐。掩模版图案42是布置成阶梯式外形使得最大数目的芯片图案41被最大程度地内接在写入区(有效曝光区43)中的图案。掩模版图案42在镜头之间无间隙地重复布置并且在水平和垂直方向对齐。从上文中，根据实施例3，掩模版图案42具有四十个芯片图案41，其中四个拐角中的四个拐角部每个六个芯片图案以及在外周内部和外周上邻近四个拐角的ー个或多个连续的芯片图案被从8X8或六十四个芯片图案去掉，或者从另一角度看，在掩模版图案42中，四个拐角中的每个芯片图案41被从由6X6或三十六个芯片图案41构成的掩模版图案去掉，并且芯片图案41从由6X6或三十六个芯片图案41构成的掩模版图案的四边的中心部(两个芯片图案41)中的每ー个伸出，其中，两个芯片图案41每个向顶部和底部伸出而同样地两个芯片图案41每个向左边和右边伸出。从而，在图7(a)和7(b)中图示的常规曝光方法中，每镜头由三十六个芯片图案501构成的掩模版图案502的曝光是可能的。然而，在图6(a)和6 (b)中图示的实施例3的使用用于曝光的掩模版2B的曝光方法中，每镜头由四十个芯片图案41构成的掩模版图案42的曝光是可能的。从而，在实施例3的曝光方法中，与常规曝光方法相比生产量被提高40/36倍。以这种方式，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案42无间隙地彼此匹配，使得以最有效的方式利用有效曝光区43并且提高生产量是可能的。在实施例3中，如图6中那样，描述了掩模版图案42具有四十个芯片图案41的情况，其中四个拐角中的四个拐角部每个六个芯片图案以及在外周内部和外周上邻近四个拐角的一个或多个连续的芯片图案被从8X8或六十四个芯片图案41去棹，或者从另一角度看，描述了四个拐角中的每个芯片图案41被从由6X6或三十六个芯片图案41构成的掩模版图案去掉并且芯片图案41从由6X6或三十六个芯片图案41构成的掩模版图案的四边的中心部(两个芯片图案41)中的每ー个伸出的情况，其中，两个芯片图案41每个向顶部和底部伸出而且同样地两个芯片图案41每个向左边和左边伸出中心部，但不限于此。当m和n都为大于或等于八的整数时(在这里，m=n)，其可以是这样的，即掩模版图案具有多个芯片图案，其中四个拐角中的四个拐角部每个多个芯片图案(例如，每个六个芯片图案)以及在外周内部和外周上邻近四个拐角的一个或多个连续的芯片图案被从具有mXn四边形形状的多个芯片图案去掉，其被布置使得最大数目的芯片图案(与图7(a)和7(b)的四边形形状布置相比具有更大数目的芯片图案的布置)被内接在有效曝光区43的圆周内或者芯片图案不从有效曝光区43的圆周突出，或者从另一角度看，当m和n都为大于或等于六的整数时，其可以是这样的，即掩模版图案的mXn个四边形芯片图案的四个拐角中的每个芯片图案41被去棹，并且掩模版图案具有从mXn个四边形芯片图案的四边的中心部向顶部和底部或/和左边和右边伸出的偶数个芯片图案，其被布置使得最大数目的芯片图案被内接在有效曝光区的圆周内或者芯片图案不从有效曝光区的圆周突出。在这种情况下，掩模版图案以阶梯式外形来配置，使得掩模版图案被内接在有效曝光区的圆周内中或者不从有效曝光区的圆周突出。换句话说，掩模版图案可以是这样的，即以沿着芯片图案之间的划线在平面视图中上下且左右线对称的配置布置多个芯片图案，使得最大数目的芯片图案被布置成内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出。 在上述的实施例3中，已经描述了具有四十个芯片图案41使得最大数目的芯片图案被布置成内接在有效曝光区43的圆周内或者不从有效曝光区43的圆周突出的掩模版图案42。然而，LED元件是小的并且几百至几千个LED元件的芯片图案能够在有效曝光区43的圆周内。因此，掩模版图案具有比在上述实施例3的情况下远远更多数目的芯片图案。(实施例4)
在上述实施例1至3中，已经描述了掩模版图案具有相对于沿着芯片图案之间的划线作为中间线的线在平面视图中上下且左右线对称地布置的多个芯片图案的情況。然而，在实施例4中，将描述掩模版图案具有相对于沿着芯片图案之间的划线作为中间线的线在平面视图中上下或左右线对称地布置的多个芯片图案的情況。换句话说，在实施例1至3中，已经描述了上下侧和左右侧都具有偶数个芯片图案的情况，但是在实施例4中，将描述上下侧或左右侧具有偶数个芯片图案的情況。具体地，上下侧的芯片图案的数目为两个，而左右侧的芯片图案的数目为三个。图8是使用图1的用于曝光的掩模版2C的曝光方法的实施例4的解释性图。图8(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图8(b)是晶片4的顺序曝光图案的图。在图8(a)和8(b)中，在实施例4的使用用于曝光的掩模版2C的曝光方法中，使用用于曝光的掩模版2C在其上形成了光致抗蚀剂膜的晶片54的表面上顺序地执行减小投影曝光，该用于曝光的掩模版2C被形成使得具有例如由从8 X 9或七十ニ个芯片图案51去掉四个拐角部的六个芯片图案中的每ー个产生的四十八个芯片图案51、沿着芯片图案之间的划线上下或左右线对称的掩模版图案52被内接在作为高分辨率区的有效曝光区53的圆周内或者不从作为高分辨率区的有效曝光区53的圆周突出。在这种情况下，在四十八个芯片图案51的上下侧的芯片图案的数目为两个，其为偶数，而在左右侧的芯片图案的数目为三个，其为奇数。当顺序地曝光时，布置了四十八个芯片图案51使得另ー掩模版图案52的顶部部分以半个间距偏移无间隙地匹配左右彼此邻近的掩模版图案52的底部位置。对于这个左右线对称而言，线对称的线沿着芯片图案51的左边四列与芯片图案51的右边四列之间的划线定位。另ー方面，对于上下线对称而言，由于在芯片图案51的顶部四行与芯片图案51的底部四行之间存在九个芯片图案51的行，所以线对称的线不沿着划线。线对称的线是在列方向的中间的八个芯片图案51的行的纵向方向中间线。因此，掩模版图案52不是如上述实施例1的情况中那样沿着芯片图案51之间的划线在平面视图中上下且左右线对称，并且四十八个芯片图案51沿着芯片图案51之间的划线在平面视图中上下或左右线对称地布置。在掩模版图案52中，四个拐角中的每个芯片图案51被从由6X7或四十ニ个芯片图案51构成的掩模版图案中去棹，并且芯片图案51从由6X7或四十ニ个芯片图案51构成的掩模版图案的四边的中心部的每ー个伸出，其中，为偶数的两个芯片图案51每个向顶部和底部伸出而且为奇数的三个芯片图案51每个向左边和右边伸出。在这种情况下，当此形状的掩模版图案52被顺序地在其上形成了光致抗蚀剂膜的晶片54上曝光时，对于在行·和列方向上顺序的布置曝光掩模版图案52，如在图8(b)中那样，第一行和偏移半个间距的第二行上具有连续的掩模版图案52。具体地，当向顶部和底部伸出两个芯片图案51的量的掩模版图案52被左右顺序地曝光时，掩模版图案52形成了在左右邻近的掩码版图案52之间的左右边界位置的顶部和底部具有两个芯片图案51的量的凹陷的形状。伸出两个芯片图案51的量的掩模版图案52无间隙地完美地匹配两个芯片图案51的量的凹陷的形状。以这种方式，为了便于掩模版图案52无间隙地完美地匹配第一行和第二行，伸出的芯片图案51的数目需要是偶数。在用于以预定形状曝光并且图案化晶片54上的光致抗蚀剂膜的曝光处理中，光致抗蚀剂膜通过使用具有阶梯式形状的镜头的掩模版图案52来曝光使得外形被内接在有效曝光区53的圆周内或者不从有效曝光区53的圆周突出。如在用于曝光的掩模版2C上的四十八个芯片图案51的布置中那样，布置芯片图案51，使得最大数目的芯片图案51在作为高分辨率区的圆形有效曝光区53中。尽管芯片大小与上述常规曝光方法相同，但是在用于曝光的一个镜头中芯片图案的数目从6X7或四十ニ个芯片图案提高到四十八个芯片图案。此时不要求将掩模版图案52的镜头的形状制作成平面视图中的方形或矩形。在晶片54上曝光的同时，多个芯片图案51被设计成布置在用于曝光的掩模版2C上的有效曝光区53中，使得能够在顺序曝光的同时能够在每个图案之间无间隙地布置最大数目的芯片图案。为了在用于曝光的掩模版2C上的有效曝光区53中布置最大数目的芯片图案，通过以阶梯式外形布置芯片图案51使得最大数目的芯片图案51被最大程度地内接在写入区(有效曝光区53)内或者芯片图案不从写入区(有效曝光区53)突出并且通过设计晶片54上的镜头布置，邻近的掩模版图案52的镜头的形状被有效地布置在晶片54上，从而无间隙地重复布置并且在水平或垂直方向对齐。掩模版图案52是布置成阶梯式外形使得最大数目的芯片图案51被最大程度地内接在写入区(有效曝光区53)内并且芯片图案不从写入区(有效曝光区53)突出的图案。掩模版图案52在镜头之间无间隙地重复布置并且在水平和垂直方向对齐。从上文中，根据实施例4，掩模版图案52具有四十八个芯片图案51，其中四个拐角中的四个拐角部每个六个芯片图案以及在外周内部和外周上邻近四个拐角的ー个或多个连续的芯片图案被从8X9或七十ニ个芯片图案去掉，或者从另一角度看，四个拐角中的每个芯片图案51被从由6X7或四十ニ个芯片图案51构成的掩模版图案去掉，并且芯片图案51从由6X7或四十ニ个芯片图案51构成的掩模版图案的四边的中心部中的每ー个伸出，其中两个芯片图案51每个向顶部和底部伸出而且同样地三个芯片图案51每个向左边和右边伸出。从而，在常规曝光方法中，每镜头由6X7或四十ニ个芯片图案构成的平面视图中的矩形掩模版图案的曝光是可能的。然而，在图8(a)和8(b)中图示的实施例4的使用用于曝光的掩模版2C的曝光方法中，每镜头由四十八个芯片图案51构成的掩模版图案52的曝光是可能的。从而，在实施例4的曝光方法中，与常规曝光方法相比生产量被提高了 48/42倍。以这种方式，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案52无间隙地彼此匹配，使得以最有效的方式利用有效曝光区53并且提高生产量是可能的。在实施例4中，如图8中那样，描述了掩模版图案52具有四十八个芯片图案51的 情况，其中四个拐角中的四个拐角部每个六个芯片图案以及在外周内部和外周上的邻近四个拐角的一个或多个连续的芯片图案被从8X9或七十ニ个芯片图案51去掉，或者从另ー角度看，描述了四个拐角中的每个芯片图案51被从由6X7或四十ニ个芯片图案51构成的掩模版图案中去掉并且芯片图案51从由6X7或四十ニ个芯片图案51构成的掩模版图案的四边的中心部中的每ー个伸出的情况，其中，两个芯片图案51每个向顶部和底部伸出而且三个芯片图案51每个在中心部向左边和右边伸出，但不限于此。当m为大于或等于八的整数并且n大于或等于九时，其可以是这样的，即掩模版图案具有多个芯片图案，其中四个拐角中的四个拐角部每个多个芯片图案(例如，每个六个芯片图案)以及在外周内部和外周上邻近四个拐角的一个或多个连续的芯片图案被从具有mXn四边形形状的多个芯片图案去掉，其被布置使得最大数目的芯片图案(与6X7或四十ニ的四边形形状布置相比具有更大数目的芯片图案的布置)被内接在有效曝光区53的圆周内或者芯片图案不从有效曝光区53的圆周突出，或者从另一角度看，当m为大于或等于六的整数并且n为大于或等于七的整数时，其可以是这样的，即掩模版图案的mXn个四边形芯片图案的四个拐角中的芯片图案51中的每ー个被去棹，并且掩模版图案具有从mXn个四边形芯片图案所有四边的中心部向顶部和底部或左边和右边伸出的偶数个芯片图案，其被布置使得最大数目的芯片图案被内接在有效曝光区53的圆周内或者芯片图案不从有效曝光区53的圆周突出。在这种情况下，掩模版图案52以连续的阶梯式外形来配置，使得掩模版图案被内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出。换句话说，掩模版图案52可以是这样的，即以沿着芯片图案之间的划线在平面视图中上下或左右线对称的配置布置多个芯片图案，使得最大数目的芯片图案被布置成内接在有效曝光区53的圆周内或者不从有效曝光区53的圆周突出。在上述实施例4中，已经描述了具有四十八个芯片图案使得最大数目的芯片图案被布置成内接在有效曝光区53的圆周内或者不从有效曝光区53的圆周突出的掩模版图案52。然而，LED元件是小且细长的，并且LED元件的许多芯片图案能够在有效曝光区53的圆周内。因此，掩模版图案具有比在上述实施例4的情况下远远更大数目的芯片图案。这将被作为接下来的实施例5来描述。(实施例5)
在上述实施例4中，已经描述了多个芯片图案相对于掩模版图案52中作为中间线的芯片图案51之间的划线在平面视图中上下或左右线对称地布置并且芯片图案自身的长度和宽度是相等的情況。然而，在实施例5中，除多个芯片图案相对于掩模版图案中作为中间线的芯片图案之间的划线在平面视图中上下或/和左右线对称地布置的情况之外，将描述在平面视图中的芯片图案的形状的长度和宽度是不同的情況。换句话说，在实施例5中，将描述掩模版图案的上下侧以及左右侧中的仅ー个需要有偶数个芯片图案的情况，虽然，当然，上下侧以及左右侧两者都能够有偶数个芯片图案，并且芯片图案的长度和宽度是不同的。由于LED元件具有细长形状，所以LED元件对应于这个。具体地，现将使用图9来描述上下侧的芯片图案的数目为两个(其为偶数)并且左右侧的芯片图案的数目为六个(其也为偶数)的情况。图9是使用图1的用于曝光的掩模版2D的曝光方法的实施例5的解释性图。图9(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图9(b)是晶片4的顺序曝光图案的图。在图9(a)和9(b)中，在实施例5的使用用于曝光的掩模版2D的曝光方法中，使用用于曝光的掩模版2D在其上形成了光致抗蚀剂膜的晶片64的表面上在长度和宽度的方向上顺序地执行减小投影曝光，该用于曝光的掩模版2D被形成使得具有例如由从8 X 18或一百四十四个芯片图案61去掉四个拐角部的十二个芯片图案中的每ー个产生的九十六个芯片图案61、沿着芯片图案之间的划线(中间线)上下或左右线对称的掩模版图案62被内接在作为高分辨率区的有效曝光区63的圆周内或者不从作为高分辨率区的有效曝光区63的圆周突出。在这种情况下，在此九十六个芯片图案61的上下侧的芯片图案的数目在纵向方向上为姆个两个(其为偶数)，而在左右侧的数目在短边方向上为姆个六个(其为偶数)。当顺序地曝光时，九十六个芯片图案61被无间隙地布置使得另ー掩模版图案62的顶部部分以半个间距偏移无间隙地匹配左右(宽度方向)彼此邻近的掩模版图案62的底部位置。对于这个左右线对称而言，线对称的线沿着芯片图案61的左边四列与芯片图案61的右边四列之间的划线定位。另ー方面，对于上下线对称而言，线对称的线沿着芯片图案61的顶部九行与芯片图案61的底部九行之间的划线是线対称的。因此，类似于上述实施例I的情况，在掩模版图案62中九十六个芯片图案61沿着作为中间线的芯片图案61之间的划线在平面视图中上下且左右线对称地布置。在掩模版图案62中，在四个拐角中的每列方向上的两个芯片图案61被从由6X 14或八十四个芯片图案61构成的掩模版图案去棹，并且芯片图案61从由6X 14或八十四个芯片图案61构成的掩模版图案的四边的中心部中的每ー个伸出，其中，对于总共四个芯片图案61而言具有两个的宽度的两个芯片图案(其为偶数)每个向顶部和底部伸出，而六个芯片图案61(其为偶数)每个向左边和右边伸出。在这种情况下，当此形状的掩模版图案62被顺序地在其上形成了光致抗蚀剂膜的晶片64上曝光时，掩模版图案62被顺序地布置在列和行方向(长度和宽度方向)，如在图9(b)中那样，在第一行和第二行或具体地上部行以及偏移半个间距的上部行紧下面的行上具有连续的掩模版图案62。当向顶部和底部伸出对于总共四个芯片图案61而言具有两个的宽度的上述两个芯片图案的量的掩模版图案62被左右顺序地曝光时，掩模版图案62在左右邻近的掩模版图案62之间的左右边界位置的顶部和底部形成对于总共四个芯片图案61而言具有两个的宽度的上述两个芯片图案的量的凹陷的形状。伸出对于总共四个芯片图案61而言具有两个的宽度的两个芯片图案的量的掩模版图案62正完美地匹配对于总共四个芯片图案61而言具有两个的宽度的两个芯片图案的量的凹陷的形状。以这种方式，为了便于掩模版图案62完美地无间隙地匹配第一行和第二行，伸出的芯片图案61的宽度需要为偶数。在用于以预定形状曝光并且图案化晶片64上的光致抗蚀剂膜的曝光处理中，光致抗蚀剂膜通过使用具有均匀的阶梯式形状的镜头的掩模版图案62来曝光，使得外形被内接在有效曝光区63的圆周内或者不从有效曝光区63的圆周突出。如在用于曝光的掩模版2D上的九十六个芯片图案61的布置中那样，布置了芯片图案61，使得最大数目的芯片图案61在作为高分辨率区的圆形有效曝光区63中。尽管芯片大小与上述的常规曝光方法中的相同，但是在用于曝光的一个镜头中芯片图案的数目从常规的6X14或八十四个芯片图案増加到实施例5的九十六个芯片图案，如在下文提到的图11(a)中那样。此时不要求将掩模版图案62的镜头的形状制作成平面视图中的方形或矩形。在晶片64上曝光的同吋，多个芯片图案61被设计成布置在用于曝光的掩模版2D上的有效曝光区63中，使得能够在顺序曝光的同时最大数目的芯片图案在每个图案之间无间隙地匹配。为了在用于曝光的掩模版2D上的有效曝光区63中布置最大数目的芯片图案，通过以均匀的阶梯式外形布置芯片图案61使得最大数目的芯片图案61被最大程度地内接在写入区(有效曝光区63)中或者芯片图案不从写入区(有效曝光区63)突出并且通过设计晶片64上的镜头布置，邻近的掩模版图案62的镜头的形状被有效地布置在晶片64上，从而无间隙地重复布置并且在水平或垂直方向对齐。掩模版图案62是布置成均匀的阶梯式外形使得最大数目的芯片图案61被最大程度地内接在写入区(有效曝光区63)中或者芯片图案不从写入区(有效曝光区63)突出的图案。掩模版图案62在镜头之间无间隙地重复布置并且在水平和垂直方向对齐。从上文中，根据实施例5，掩模版图案62具有九十六个芯片图案61，其中四个拐角中的四个拐角部每个十二个芯片图案以及在外周内部和外周上的邻近四个拐角的ー个或多个连续的芯片图案被从8X18或一百四十四个芯片图案去掉，或者从另一角度看，在四个拐角中的每列方向(上下方向)上的两个芯片图案61被从由6X 14或八十四个芯片图案61构成的掩模版图案中去掉并且芯片图案61从由6X 14或八十四个芯片图案61构成的掩模版图案的四边的中心部中的每ー个伸出，其中，四个芯片图案61每个向顶部和底部伸出而六个芯片图案61姆个从中心部向左边和右边伸出。因此，在常规曝光方法中，每镜头由6X14或八十四个芯片图案61构成的平面视图中的矩形掩模版图案的曝光是可能的，如在下文提到的图11(a)中所图示的那样。然而，在图9(a)和9(b)中图示的实施例5的使用用于曝光的掩模版2D的曝光方法中，每镜头由九十六个芯片图案61构成的掩模版图案62的曝光是可能的。从而，在实施例5的曝光方法中，与常规曝光方法相比生产量被提高了 96/84倍。以这种方式，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案62无间隙地彼此匹配，使得以最有效的方式利用有效曝光区63并且提高生产量是可能的。在实施例5中，如图9中那样，描述了掩模版图案62具有九十六个芯片图案61的情况，其中四个拐角中的四个拐角部每个十二个芯片图案以及在外周内部和外周上的邻近四个拐角的一个或多个连续的芯片图案被从8X18或一百四十四个芯片图案61去掉，或者从另一角度看，描述了在四个拐角中的每列方向(上下方向)上的两个芯片图案61被从由6X 14或八十四个芯片图案61构成的掩模版图案去掉并且芯片图案61从由6X 14或八十四个芯片图案61构成的掩模版图案的四边的中心部中的每ー个伸出的情况，其中，对于总共四个芯片图案61而言具有两个的宽度的两个芯片图案每个向顶部和底部伸出而对于总共十二个芯片每个六个芯片图案51向左边和右边从中心部伸出，但不限于此。当m为大于或等于八的整数并且n为大于或等于十八的整数时，其可以是这样的，即掩模版图案具有多个芯片图案，其中四个拐角中的四个拐角部每个多个芯片图案(例如，每个十二个芯片图案)以及在外周内部和外周上的邻近四个拐角的一个或多个连续的芯片图案被从具有mX n四边形形状的多个芯片图案去掉，其被布置使得最大数目的芯片图案(与6 X 14或八十四的四边形形状布置相比具有更大数目的芯片图案的布置)被内接在有效曝光区63的圆周内或者芯片图案不从有效曝光区63的圆周突出，或者从另一角度看，当m为大于或等于六的整数并且n为大于或等于十四的整数时，其可以是这样的，即掩模版图案的mXn个四边形芯片图案的四个拐角中在每列方向上的两个芯片图案61被去掉，并且掩模版图案具有从mXn个四边形芯片图案的所有四边的中心部向顶部和底部或/和左边和右边伸出的偶数个芯片图案，其被布置使得最大数目的芯片图案被内接在有效曝光区63的圆周内或者芯片图案不从有效曝光区63的圆周突出。在这种情况下，掩模版图案62以均匀的阶梯式外形来配置，使得掩模版图案被内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出。换句话说，掩模版图案62可以是这样的，即以相对于沿着芯片图案之间的划线的中间线在平面视图中上下和/或左右线对称的配置布置多个芯片图案61，使得最大数目的芯片图案被布置成内接在有效曝光区63的圆周内或者不从有效曝光区63的圆周突出。(实施例6)
在上述实施例1至5中，已经描述了以具有均匀间隔的阶梯式形状的镜头布置多个芯片图案使得掩模版图案的外形被内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出的情況。然而，在实施例6中，将描述以具有不均匀间隔的阶梯式形状的镜头布置多个芯片图案使得掩模版图案的外形被内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出的情況。换句话说，实施例6是阶梯式间距不是均匀间隔的情況。同样地在这种情况下，仅掩模版图案的上下侧或左右侧需要为偶数，并且将描述芯片图案的形状的长度和宽度在平面视图中是不同的情況。例如，由于LED元件等具有细长形状，所以LED元件对应于这个。具体地，现将使用图10来描述上下侧的芯片图案的数目为两个(其为偶数)，并且左右侧的芯片图案的数目为七个(其为奇数)的情況。图10是使用图1的用于曝光的掩模版2E的曝光方法的实施例6的解释性图。图10(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图10(b)是晶片4的顺序曝光图案的图。在图10(a)和10(b)中，在实施例6的使用用于曝光的掩模版2E的曝光方法中，使用用于曝光的掩模版2E在其上形成了光致抗蚀剂膜的晶片74的表面上在长度和宽度的方向上顺序地执行了减小投影曝光，该用于曝光的掩模版2E被形成使得具有例如由从8 X 17或一百三十六个芯片图案71去掉四个拐角部的十个芯片图案中的每ー个产生的九十六个芯片图案71、沿着芯片图案之间的划线(中间线)上下或左右线对称的掩模版图案72被内接在作为高分辨率区的有效曝光区73的圆周内或者不从作为高分辨率区的有效曝光区73的圆周突出。在这种情况下，此九十六个芯片图案71的上下侧的芯片图案的数目在纵向方向上姆个为两个(其为偶数)，而左右侧的数目在短边方向上姆个为七个(其为奇数)。当顺序地曝光时，九十六个芯片图案71被无间隙地布置使得另ー掩模版图案72的顶部部分以半个间距偏移无间隙地匹配左右(宽度方向)彼此邻近的掩模版图案72的底部位置。对于这个左右线对称，线对称的中间线沿着芯片图案71的左边四列与芯片图案71的右边四列之间的划线定位。另ー方面，对于上下线对称，掩模版图案相对于芯片图案71的顶部八行与芯片图案71的底部八行之间的行方向(宽度方向)上八个芯片图案71的行的中间线是线对称的。因此，类似于上述实施例4的情况，在掩模版图案72中九十六个芯片图案71沿着作为中间线的芯片图案71之间的划线在平面视图中上下或左右线对称地布置。在掩模版图案72中，在四个拐角中的每列方向上的三个芯片图案71被从由6X 15或九十个芯片图案71构成的掩模版图案去掉，并且芯片图案71从由6X 15或九十个芯片图案71构成的掩模版图案的四边的中心部中的每ー个伸出，其中，两个(两个的宽度)芯片图案71(其为偶数)每个向顶部和底部伸出，而七个芯片图案71(其为奇数)每个从中心部向左边和右边伸出。在这种情况下，当此形状的掩模版图案72在其上形成了光致抗蚀剂膜的晶片74上顺序地曝光时，掩模版图案72被顺序地布置在列和行方向(长度和宽度方向)上，如图10(b)中那样，在第一行和第二行或具体地上部行以及偏移半个间距的上部行紧下面的行上具有连续的掩模版图案12。当向顶部和底部伸出上述两个芯片图案71的量的掩模版图案72每个被左右顺序地曝光时，掩模版图案72在左右邻近的掩模版图案72之间的左右边界位置的顶部和底部上每个形成具有上述两个芯片图案71的量的凹陷的形状。伸出每个具有两个芯片图案的宽度的两个芯片图案61的量的掩模版图案72完美地无间隙地匹配每个具有两个芯片图案的宽度的两个芯片图案71的量的凹陷的形状。以这种方式，为了便于掩模版图案72完美地无间隙地匹配第一行和第二行，伸出的芯片图案71的宽度需要为偶数。在用于以预定形状曝光并且图案化在晶片74上的光致抗蚀剂膜的曝光处理中，光致抗蚀剂膜通过使用具有不均匀的阶梯式形状的镜头的掩模版图案72来曝光，使得外形内接在有效曝光区73的圆周内或者不从有效曝光区73的圆周突出。掩模版图案72的阶梯式外形的间距不在相等的间隔。开始间距下降一歩，然后下降三步，并且最終下降一歩。如在用于曝光的掩模版2E上的九十六个芯片图案71的布置中那样，布置了芯片图案71，使得最大数目的芯片图案71在作为高分辨率区的圆形有效曝光区73中。尽管芯片大小与上述的常规曝光方法中的相同，但是在用于曝光的一个镜头中芯片图案的数目从常规的6X14或八十四个芯片图案增加到实施例6的九十六个芯片图案，如在下文中提到的图11(a)中那样。此时不要求将掩模版图案72的镜头的形状制作成平面视图中的方形或矩形。在晶片74上曝光的同吋，多个芯片图案71被设计成布置在用于曝光的掩模版2E上的有效曝光区73中，使得在顺序曝光的同时最大数目的芯片图案能够在每个图案之间无间隙地匹配。为了在用于曝光的掩模版2E上的有效曝光区73中布置最大数目的芯片图案，通过以不均匀的阶梯式外形布置芯片图案71使得最大数目的芯片图案71最大程度地内接在写入区(有效曝光区73)中或者芯片图案不从写入区(有效曝光区73)突出并且通过设计在晶片74上的镜头布置，邻近的掩模版图案72的镜头的形状被有效地布置在晶片74上，从而无间隙地重复布置并且在水平或垂直方向对齐。掩模版图案72是外形被布置成具有不均匀的阶梯式台阶使得最大数目的芯片图案71最大程度地内接在写入区(有效曝光区73)中或者芯片图案不从写入区(有效曝光区73)突出的图案。掩模版图案72在镜头之间无间隙地重复布置并且在水平和垂直方向对齐。从上文中，根据实施例6，掩模版图案72具有九十六个芯片图案71，其中四个拐角中的四个拐角部每个十个芯片图案71以及在外周内部(在列方向三个)和外周的邻近四个拐角的一个或多个连续的芯片图案被从8X17或一百三十六个芯片图案去掉，或者从另ー角度看，在四个拐角中的每列方向上的三个芯片图案71被从由6X15或九十个芯片图案71构成的掩模版图案去棹，并且芯片图案71从由6X 15或九十个芯片图案71构成的掩模版图案的四边的中心部中的每ー个伸出，其中，两个芯片图案71每个向顶部和底部伸出而七个芯片图案71每个从中心部向左边和右边伸出。从而，在常规曝光方法中，每镜头由6X14或八十四个芯片图案71构成的平面视图中的矩形掩模版图案的曝光是可能的，如在下文提到的图11(a)中图示的那样。然而，在图10(a)和10(b)中图示的实施例6的使用用于曝光的掩模版2E的曝光方法中，每镜头由九十六个芯片图案71构成的掩模版图案72的曝光是可能的。从而，在实施例6的曝光方法中，与常规曝光方法相比生产量被提高了 96/84倍。以这种方式，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案72无间隙地彼此匹配，使得以最有效地方式利用有效曝光区73并且提高生产量是可能的。在实施例6中，如图10中那样，描述了掩模版图案72具有九十六个芯片图案71的情况，其中四个拐角中的四个拐角部每个十个芯片图案以及在外周内部(列方向的三个芯片)和外周的邻近四个拐角的一个或多个连续的芯片图案从8X17或一百三十六个芯片图案71去掉，或者从另一角度看，描述了在四个拐角中的每列方向的三个芯片图案71从由6X15或九十个芯片图案71构成的掩模版图案去掉并且芯片图案71从由6X15或九十个芯片图案71构成的掩模版图案的四边的中心部中的每ー个伸出的情况，其中，两个芯片图案71每个向顶部和底部伸出而七个芯片图案71每个从中心部向左边和右边伸出，但不限于此。当m为大于或等于八的整数并且n为大于或等于十七的整数吋，其可以是这样的，即掩模版图案具有多个芯片图案，其中四个拐角中的四个拐角部的每个芯片图案以及在外周内部和外周上的邻近四个拐角的一个或多个连续的芯片图案(例如，每个十个芯片图案)从具有mX n四边形形状的多个芯片图案去掉，其被布置使得最大数目的芯片图案(与6 X 14或八十四的四边形形状布置相比具有更大数目的芯片图案的布置)被内接在有效曝光区73的圆周内或者芯片图案不从有效曝光区73的圆周突出，或者从另一角度看，当m为大于或等于六的整数并且n为大于或等于十五的整数时，其可以是这样的，即掩模版图案的mXn个四边形芯片图案的四个拐角中的每列方向上的三个芯片图案71被去掉，并且掩模版图案具有从mXn个四边形芯片图案的所有四边的中心部向顶部和底部或左边和右边伸出的偶数个芯片图案，其被布置使得最大数目的芯片图案被内接在效曝光区73的圆周内或者芯片图案不从有效曝光区73的圆周突出。在这种情况下，掩模版图案72的外形被配置成具有不均匀的阶梯式台阶使得掩模版图案被内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出。换句话说，掩模版图案72可以是这样的，即以相对于沿着芯片图案之间的划线的中间线在平面视图中上下或/和左右线对称的配置布置多个芯片图案71，使得最大数目的芯片图案被布置成内接在有效曝光区73的圆周内或者芯片图案不从有效曝光区73的圆周突出。将參考图11 (a)至11 (C)描述常规曝光方法与上述实施例5和6的比较。图11(a)是图示了通过常规曝光方法每镜头的掩模版图案与有效曝光区之间的关系的平面视图。图11(b)是图示了上述实施例5的掩模版图案与有效曝光区之间的关系的平面视图。图11(c)是图示了上述实施例6的掩模版图案的修改的示例与有效曝光区之间的关系的平面视图。有效曝光区603对应于作为具有与区域603相同的面积的区域的有效曝光区63和73中的每ー个。在图11(a)的常规曝光方法中，掩模版图案的外形在平面视图中是方形的或矩形的，并且每镜头由6X14或八十四个芯片图案601构成的平面视图中的矩形掩模版图案602的曝光是可能的。在图9的使用用于曝光的掩模版2D的曝光方法中，如图11(b)中的上述实施例5中所图示的那样，每镜头由九十六个芯片图案61构成的掩模版图案62的曝光是可能的。从而，在实施例5的曝光方法中，与常规曝光方法相比生产量被提高了 96/84倍。另外，在上述实施例6的曝光方法中，每镜头由九十六个芯片图案71构成的掩模版图案72的曝光是可能的。从而，在实施例6的曝光方法中，与常规曝光方法相比生产量同样地被提高了 96/84倍。此外，在图11 (C)的上述实施例6的使用图10的用于曝光的掩模版2E的修改示例(用于曝光的掩模版2E’)的曝光方法中，与上述实施例6的曝光方法相比存在不止一行的八个芯片图案71。因此，每镜头由ー百零四个芯片图案71构成的掩模版图案72’的曝光是可能的。从而，在实施例6的修改示例的曝光方法中，与常规曝光方法相比生产量被提高7 104/84 倍。(实施例7)
在上述实施例1至6中，已经描述了掩模版图案沿着作为中间线的芯片图案之间的划线上下和/或左右是线对称的情況。然而，在实施例7中，将描述掩模版图案的外形没有这样的线对称而是不对称的情況。换句话说，掩模版图案可以是这样的，即掩模版图案的外形与平面视图中的四边形外形的芯片图案的数目相比具有更多的芯片图案，使得掩模版图案最大程度地被布置成内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出，并且当顺序地曝光时布置多个芯片图案使得掩模版图案的顶部部分无间隙地匹配左右彼此邻近的掩模版图案的底部位置。图12是使用图1的用于曝光的掩模版2F的曝光方法的实施例7的解释性图。图12(a)是图示了掩模版图案与有效曝光区之间的关系的平面视图。图12(b)是晶片4的顺序曝光图案的图。在图12(a)和12(b)中，在实施例7的使用用于曝光的掩模版2F的曝光方法中，使用用于曝光的掩模版2F在其上形成了光致抗蚀剂膜的晶片84的表面上在长度和宽度的方向上顺序地执行减小投影曝光，该用于曝光的掩模版2F被形成使得没有诸如线对称之类的限制并且具有九十六个芯片图案81的作为不对称的掩模版图案82被内接在作为高分辨率区的有效曝光区83的圆周内或者不从作为高分辨率区的有效曝光区83的圆周突出。在这种情况下，布置了九十六个芯片图案81使得芯片图案的数目与平面视图中的四边形形状的芯片图案的数目相比对于布置成内接在有效曝光区83的圆周内或者不从有效曝光区83的圆周突出的掩模版图案82的外形而言是更大的。当顺序地曝光时，布置了九十六个芯片图案81使得掩模版图案82的顶部部分无间隙地匹配左右彼此邻近的掩模版图案82的底部位置。在用于以预定形状曝光并且图案化晶片84上的光致抗蚀剂膜的曝光处理中，光致抗蚀剂膜通过使用具有阶梯式形状的镜头的掩模版图案82来曝光，使得外形被内接在有效曝光区83的圆周内或者不从有效曝光区83的圆周突出。阶梯式外形的掩模版图案82的间距不在相等的间隔处。在左上侧的外形中，开始，间距下降两个台阶，并且然后下降两个台阶，并且接下来台阶未下降，以及最終下降ー个台阶。如在用于曝光的掩模版2F上的九十六个芯片图案81的布置中那样，布置了芯片图案81，使得最大数目的芯片图案81在作为高分辨率区的圆形有效曝光区83中。现将更详细地描述掩模版图案82的外形是不对称的情況。图13(a)和13(b)是用于描述掩模版图案82的外形在平面视图中是不对称的情况的解释性图。如图13(a)中图示的那样，掩模版图案82的左上部的外形a和右下部的外形a’相匹配。如图13(b)中图示的那样，掩模版图案82的右上部的外形b和左下部的外形b’相匹配。具体地，掩模版图案82的左上部的外形a无间隙地匹配右下部的外形a’，并且掩模版图案82的右上部的外形b同样地无间隙地匹配左下部的外形b’。从而，如图12(b)中图示的那样，当顺序地曝光时，掩模版图案82的顶部部分无间隙地匹配左右彼此邻近的掩模版图案82的底部位置。同样地在这种情况下，与平面视图中的用于四边形掩模版图案的每镜头6X14或八十四个芯片图案相比，对于布置成最大程度地内接在有效曝光区83的圆周内或者不从有效曝光区83的圆周突出的掩模版图案82的外形布置了九十六个芯片图案81。因此，在实施例7的曝光方法中，与常规曝光方法相比生产量被提高96/84倍。以这种方式，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案82无间隙地彼此匹配，使得以最有效的方式利用有效曝光区83并且提高生产量是可能的。在上述实施例7中，已经描述了掩模版图案82的外形是不对称的情況，并且在掩模被图案82的外形方面，对角侧的芯片图案81的布置的外形彼此匹配，但是不限于此。掩模版的外形还可以是这样的，即多个芯片图案被点对称地布置。具体地，当掩模版图案的外形是点对称吋，从左上部的外形a到掩模版图案的中心的距离和从右下部的外形a’到掩模版图案的中心的距离是相等的，并且从掩模版图案的右上部的外形b到掩模版图案的中心的距离和从左下部的外形b’到掩模版图案的中心的距离是相等的。在这种情况下，外形a和a’以及外形b和b’相互匹配。同样地在这种情况下，掩模版图案的左上部的外形a无间隙地匹配右下部的外形a’，并且掩模版图案的右上部的外形b无间隙地匹配左下部的外形b’。从而，类似于图12(b)中所图示的情況，当顺序地曝光时，掩模版图案的顶部部分匹配左右彼此邻近的掩模版图案的底部位置。在这种情况下，在最大程度地布置成内接在效曝光区的圆周内或者不从有效曝光区的圆周突出的掩膜版图案的外形中，与例如用于平面视图中的四边形形状的每镜头6X 14或八十四个芯片图案相比能够布置更多的芯片图案。作为特定示例，上述实施例I至6的掩模版图案中的每ー个的外形是点对称的。当点对称时，掩模版图案的外形可以是这样的，即右上部的外形和左下部的外形相匹配，并且左上部的外形和右下部的外形相匹配，右上部的外形和左上部的外形相匹配，但是不限于此。掩模版图案的外形还可以是这样的，即右上部的外形和左下部的外形相匹配，而且左上部的外形和右下部的外形相匹配以及右上部的外形和左上部的外形是不同的。在上述实施例1至7中，已经描述了为了最大效率利用减小曝光机器的高分辨率区的情況。然而，此外，将在接下来的实施例8和9中具体地描述即使诸如测试芯片图案TEG(测试元素组)之类的评估图案被安装在晶片上也能够将芯片的数目的缩减减到最小的情況。(实施例8)
在实施例8中，将描述在预定位置使用测试芯片图案TEG代替图9的用于曝光的掩模版2D的多个芯片图案61中的ー个的情況。在多个芯片图案61的预定位置，在底边缘部的左侧使用了测试芯片图案TEG来代替ー个芯片图案61。图14是对于图9的用于曝光的掩模版2D的多个芯片图案中的ー个使用测试芯片图案的曝光方法的实施例8的解释性图。图14(a)是图示了使用测试芯片图案TEG的掩模版图案与有效曝光区之间的关系的平面视图。图14(b)是晶片4的顺序曝光图案的图。在图14(a)和14(b)中，在实施例8的使用用于曝光的掩模版2D’的曝光方法中，使用用于曝光的掩模版2D’在其上形成了光致抗蚀剂膜的晶片64’的表面上在长度和宽度的方向上顺序地执行减小投影曝光，该用于曝光的掩模版2D’被形成使得具有例如由从8X18或一百四十四个芯片图案61去掉四个拐角部的十二个芯片图案中的每ー个产生的九十五个芯片图案61以及测试芯片图案TEG、沿着芯片图案之间的划线(中间线)上下或左右线对称的掩模版图案62’被内接在作为高分辨率区的有效曝光区的圆周内或者不从作为高分辨率区的有效曝光区的圆周突出。这这种情况下，用于元件等的检查的测试芯片图案TEG被布置在九十六个图案之中的预定位置。包括测试芯片图案TEG的九十六个图案的最上和下侧的图案的数目在纵向方向上每个为两个，其为偶数，并且在最左和右侧的数目在短边方向上每个为六个，其为偶数。当顺序地曝光时，包括测试芯片图案TEG的九十六个图案被无间隙地顺序地布置使得另ー掩模版图案62’的顶部部分以半个间距偏移无间隙地匹配左右(宽度方向)彼此邻近的掩模版图案62’的底部位置。测试芯片图案TEG是包含用于监控九十五个芯片图案61的元件的生产情况的基本元件的用于元件检查的芯片。可以通过对在与芯片图案61的元件相同的生产条件下制造的测试芯片图案TEG中的基本元件执行电学測量检查来确定芯片图案61的元件的质量。包括終端结构的测试芯片图案TEG中的基本元件被简明地配置，使得可以以简明的方式来执行检查。在常规曝光方法中，作为图14的比较性示例，如图15(a)和图15(b)中图示的那样，要在晶片604’上顺序地执行的、对于每镜头总共6X14或八十四个图案而言由具有平面视图中的矩形形状的八十三个芯片图案601以及左下拐角部的测试芯片图案TEG构成的掩模版图案602’的曝光是可能的。在这种情况下，图15(a)的有效曝光区603和图14(a)的有效曝光区63为具有同一大小的圆。另ー方面,在图14(a)和14(b)中图不的实施例8的使用用于曝光的掩模版2D的曝光方法中，对于每镜头总共九十六个图案而言由九十五个芯片图案61以及测试芯片图案TEG构成的掩模版图案62’的曝光是可能的。从而，在实施例8的曝光方法中，与上述常规曝光方法相比生产量被提高95/83倍。以这种方式，在晶片64’的表面上，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案62’无间隙地彼此匹配，使得以最有效的方式利用有效曝光区63并且提高生产量是可能的。(实施例9)
在上述实施例8中，已经描述了ー个测试芯片图案TEG被例如用于图9的每个掩模版图案62的情況。然而，在实施例9中，将描述测试芯片图案TEG被根据晶片的位置用于整个晶片上的多个掩模版图案之中的每ー个或若干个掩模版图案的情況。图16是在图9的用于曝光的掩模版2D的多个芯片图案的顶边缘部中的四个芯片图案上使用测试芯片图案的曝光方法的实施例9的解释性图。图16(a)是图示了使用测试芯片图案TEG的掩模版图案与有效曝光区之间的关系的平面视图。图16(b)是晶片4的顺序曝光图案的图。在图16(a)和16(b),在实施例9的使用用于曝光的掩模版2D’’的曝光方法中，使用用于曝光的掩模版2D’’在其上形成了光致抗蚀剂膜的晶片64’’的表面上在长度和宽带的方向上顺序地执行减小投影曝光，该用于曝光的掩模版2D’ ’被形成使得具有例如由从8X 18或一百四十四个芯片图案61去掉四个拐角部的十二个芯片图案中的每ー个产生的九十六个芯片图案61、沿着将掩模版图案一分为ニ的划线(中间线)上下或左右线对称的掩模版图案62被内接在作为高分辨率区的有效曝光区63的圆周内或者不从作为高分辨率区的有效曝光区63的圆周突出。在这种情况下，代替九十六个芯片图案61之中的顶边缘部的四个芯片图案61的区域，用于元件等的检查的测试芯片图案TEG被曝光。在这里，在用于曝光的掩模版2D’ ’中，测试芯片图案TEG被定位以在作为高分辨率区的有效曝光区63的圆周内的九十六个芯片图案61的最上侧的顶侧曝光。测试芯片图案TEG和九十ニ个掩模版图案62’ ’使用两个镜头来曝光。具体地，如图17(b)中图示的那样，在通过仅不屏蔽(unshield)测试芯片图案TEG同时屏蔽(shield)使用遮光板65屏蔽的所有九十六个芯片图案来在预定位置处曝光测试芯片图案TEG之后，九十六个芯片图案61之中的顶边缘部上的四个芯片图案61和测试芯片图案TEG被使用遮光板65来屏蔽光以将由底侧的剩余的九十ニ个芯片图案61构成的掩模版图案62’ ’直接在先前曝光的测试芯片图案TEG之下的预定位置曝光，如图17(c)中图示的那样。可替换地，能够颠倒曝光的次序。具体地，如图17(c)中图示的那样，在屏蔽九十六个芯片图案61中的顶边缘部的四个芯片图案61和测试芯片图案TEG被使用遮光板65屏蔽光以曝光由底侧的剩余的九十ニ个芯片图案61构成的掩模版图案62’ ’之后，通过使用遮光板65屏蔽所有九十六个芯片图案61免受光影响直接在曝光的掩模版图案62’’之上的预定位置处仅曝光测试芯片图案TEG，如图17(b)中图示的那样。换句话说，在此曝光方法中，通过使用用于曝光的掩模版2D’’通过使用步进器(遮光板65)的盲特征来屏蔽包括顶边缘部分的阶梯式台阶的上侧的一部分来曝光掩模版图案62’ ’，并且通过不屏蔽直接在所屏蔽的区域之上的先前屏蔽的区域同时屏蔽掩模版图案62’ ’来曝光测试芯片图案TEG。从而，如图17(a)中所示的那样，当顺序地曝光时，掩模版图案62和62’ ’被无间隙地顺序地布置，而在晶片64’’上的预定位置(中心部及其四个外围部等)包括测试芯片图案TEG，使得另ー掩模版图案62的顶部部分以半个间距偏移无间隙地匹配左右(宽度方向)彼此邻近的掩模版图案62的底部位置。测试芯片图案TEG是包含用于监控晶片64’ ’上的掩模版图案62和62’ ’中的多个芯片图案61的元件的生产情况的基本元件的用于元件检查的芯片图案。可以通过对在与芯片图案61的元件相同的条件之下制造的测试芯片图案TEG中的基本元件执行测量检查来确定多个芯片图案61的元件的质量。包括終端结构的测试芯片图案TEG中的基本元件被简明地配置，使得可以以简明的方式执行检查。上述实施例8的测试芯片图案TEG具有小規模电路配置，并且因此被使用代替ー个芯片图案61的区域。然而，由于实施例9的测试芯片图案TEG具有大規模电路配置，所以使用了四个芯片图案61的区域。因此，测试芯片图案TEG被曝光并且独立于九十二个芯片图案61设置盲特征(遮光板65)。在常规曝光方法中，如图18(a)中所示出的那样，在作为高分辨率区的有效曝光区603的圆周内容纳了具有平面视图中的矩形形状的6X12或七十ニ个芯片图案601以及其顶部位置中的测试芯片图案TEG。因此，十二个芯片图案的区域被用来布置测试芯片图案TEG。被顺序地在晶片604’ ’上曝光的具有平面视图中的矩形形状的每镜头6 X 12或七十ニ个芯片图案601被顺序地曝光，同时测试芯片图案TEG使用遮光板56来屏蔽，如图19(c)中图示的那样。在曝光一个测试芯片图案TEG的情况下，如图19(b)中图示的那样，遮光板56被完全移除以曝光测试芯片图案TEG以及其下的七十ニ个芯片图案601，并且如图18 (b)和19 (a)中所示出的那样，掩模版图案602’’被无间隙地顺序地布置，在晶片604’’的预定位置(晶片的中心部及其四个外围部等等)包括测试芯片图案TEG。另外，在常规曝光方法中，如图18(b)和19(a)中所示出的那样，分步进给包括达到用于曝光一个测试芯片图案 TEG的区域的量的步进差异，并且因此变得复杂。与此相反,在图16(a)和16(b)中图不的实施例9的使用用于曝光的掩模版2D’’的曝光方法中，即使当存在测试芯片图案TEG吋，每镜头由九十ニ个芯片图案61和测试芯片图案TEG构成的掩模版图案62’’的曝光是可能的。从而，在实施例9的曝光方法中，与常规曝光方法相比生产量被进ー步提高了 92/72倍。从上文中，根据实施例9，即使当使用测试芯片图案TEG时，在晶片64’ ’的表面上，在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案62’ ’无间隙地彼此匹配，使得以最有效的方式利用有效曝光区63并且进一步提高生产量是可能的。尽管在上述实施例8中未具体地描述，但是当相对于上述实施例9的常规曝光方法与上述实施例8的掩模版图案相比时，能够进ー步提高生产量。图20 (a)是图示了通过相对于上述实施例9的常规曝光方法的每镜头的掩模版图案与有效曝光区之间的关系的平面视图。图20(b)是图示了上述实施例8的掩模版图案与有效曝光区之间的关系的平面视图。图20(c)是图示了测试芯片图案TEG被用作上述实施例6的掩模版图案的修改示例中的多个芯片图案中的一个的情况与有效曝光区之间的关系的平面视图。当使用测试芯片图案TEG时，在常规曝光方法中，如图20 (a)中所示出的那样，每镜头由6X12或七十ニ个芯片图案601构成的平面视图中的矩形掩模版图案的曝光是可能的。然而，在图20(b)中图示的上述实施例8的使用用于曝光的掩模版2D’的曝光方法中，每镜头由九十五个芯片图案61构成的掩模版图案62’的曝光是可能的。从而，在实施例8的曝光方法中，与常规曝光方法相比生产量被进ー步提高了 95/72倍。当测试芯片图案TEG被用作图20(c)中图示的上述实施例6的掩模版图案的修改示例中的九十六个芯片图案71中的ー个时，在使用用于曝光的掩模版2E’的曝光方法中，每镜头由九十五个芯片图案71构成的掩模版图案72’的曝光是可能的。从而，在测试芯片图案TEG被用作上述实施例6的掩模版图案的修改示例中的九十六个芯片图案71中的一个的曝光方法中，与常规曝光方法相比生产量被进ー步提高了 95/72倍。 根据上述实施例8和9，通过使用其中掩模版的外形的芯片图案被以阶梯式形状布置的用于曝光的掩模版能够有效地(能够增加掩模版图案上的芯片图案的数目)使用用于曝光的掩模版的写入区域。即使当如上述实施例8中那样测试芯片图案TEG被合并到LSI芯片区中时，也能够以相同的方式来执行曝光。即使当如上述实施例9中那样使用另一测试芯片图案TEG时，通过使用步进器的盲特征来屏蔽光的一部分也使得测试芯片图案TEG的曝光是可能的。因此，即使当如上述实施例8中那样测试芯片图案TEG被建立代替芯片图案，也能够通过增加掩模版图案上的芯片的数目来減少用于整个晶片的镜头的数目来提高生产量，并且能够减小测试芯片图案TEG的数目从而提高掩模版图案上的芯片图案的数目。另夕卜，即使当如上述实施例9中那样独立布置测试芯片图案TEG吋，也提高了掩模版图案上的芯片图案的数目，因为能够布置必要数目的测试芯片图案TEG并且通过布置将区域减到最小。通过使用以阶梯式形状布置的芯片图案的外形的顶端部能够将安全的测试芯片图案TEG的区域制作成测试芯片图案TEG所需要的最小区域。与如上述实施例9中那样ー个或若干测试芯片图案TEG被布置在掩模版图案外的晶片上的情况相比，在如上述实施例8中那样ー个或多个测试芯片图案TEG对于姆ー掩模版图案被布置在掩模版图案中的情况下，能够更详细地对从晶片的中心部到外围部的元件的趋向进行分析。另外，当在用于产品的元件存在小变化时，能够在如上述实施例9中那样ー个或若干测试芯片图案TEG被布置在与掩模版图案分开的晶片上的情况下比在如上述实施例8中那样ー个或多个测试芯片图案TEG对于姆一掩模版图案被布置在掩模版图案中的情况下布置更大数目的芯片图案。因此，用于晶片的测试芯片图案TEG的数目被根据产品性能的变化来设置。另外，在如上述实施例8中那样ー个或多个测试芯片图案TEG对于每ー掩模版图案被布置在掩模版图案中的情况下，能够根据产品芯片的生产情况适当地改变检查点。优选的是，如上述实施例8中那样测试芯片图案TEG的区域被包含在ー个芯片图案的区域中。然而，当要求更大的区域吋，如上述实施例9中那样测试芯片图案TEG被布置在掩模版图案的顶边缘部或/和底边缘部中的区域中(上述实施例9中的顶边缘部的四个芯片图案)。在上述实施例1至9中，以均衡(balanced)的或不均衡的阶梯式形状的镜头形成掩模版图案的外形并且布置多个芯片图案。由于遮光板65从上下或左右方向屏蔽测试芯片图案TEG的区域免受光的影响，所以掩模版图案的顶边缘部或底边缘部中的区域能够被尽可能地设置为具有适当大小的区域，并且如阶梯式形状的镜头中那样能够针对其中尖头区域逐渐地变窄的掩模版图案来提高生产量。换句话说，尽管测试芯片图案TEG能够被布置在掩模版图案的任何位置中，但是在测试芯片图案TEG的区域大于芯片图案的大小的情况下，由于遮光板65或56从上下或左右方向屏蔽了用于测试芯片图案TEG的曝光的光(其导致使用比用于测试芯片图案TEG的曝光所需要的更多的芯片图案)，因为以均匀的或不均匀的阶梯式形状的镜头形成掩模版图案的外形同时测试芯片图案TEG的区域包括左边缘部、右边缘部、顶边缘部或底边缘部中的至少ー个，使得需要最小量的区域用于测试芯片图案TEG的曝光，所以足够布置多个芯片图案，。在上述实施例8中，已经描述了使用测试芯片图案TEG代替图9的上述实施例5的用于曝光的掩模版2D中的一个芯片图案的情況，但是不限于此。能够使用上述实施例8的测试芯片图案TEG代替图10的上述实施例6的用于曝光的掩模版2E以及与其相对应的图21的用于曝光的掩模版2E’及图22的用于曝光的掩模版2E’’中的芯片图案，由此与具有四边形外形的常规掩模版图案相比生产量被提高了。同样地，在上述实施例9中，已经描述了使用测试芯片图案TEG代替图9的上述实施例5的用于曝光的掩模版2D的顶边缘部中的四个芯片图案，但是不限于此。能够使用上述实施例的测试芯片图案TEG来代替图10的上述实施例6的用于曝光的掩模版2E、作为其修改不例的图21的用于曝光的掩模版2E’以及图22的左右不对称的用于曝光的掩模版2E’ ’中的顶边缘部或底边缘部中的两个芯片图案，而且与具有常规四边形外形的常规曝光方法的掩模版图案相比提高了生产量。在上述实施例8中，已经描述了使用测试芯片图案TEG代替图9的上述实施例5的用于曝光的掩模版2D中的一个芯片图案的情況，但是不限于此。能够使用上述实施例8的测试芯片图案TEG来代替与图12的用于曝光的掩模版2F相对应的图23的用于曝光的掩模版2F’中的芯片图案，并且与具有四边形外形的常规掩模版图案相比提高了生产量。同样地，在上述实施例9中已经描述了使用测试芯片图案TEG代替图9的上述实施例5的用于曝光的掩模版2D的顶边缘部中的四个芯片图案，但是不限于此。能够使用上述实施例9的测试芯片图案TEG来代替图12的用于曝光的掩模版2F中的顶部边缘中的两个芯片图案，而且与具有常规四边形外形的常规曝光方法的掩模版图案相比提高了生产量。在上述实施例8中，已经描述了使用测试芯片图案TEG代替图9的上述实施例5的用于曝光的掩模版2D中的芯片图案，但是不限于此。能够使用上述实施例8的测试芯片图案TEG来代替作为图2、4、6以及8的上述实施例1至4的用于曝光的掩模版2’、2A’、2B’以及2C’的修改示例的图24至27的掩模版2’、2A’、2B’以及2C’中的芯片图案，并且与具有四边形外形的常规掩模版图案相比提高了生产量。同样地，在上述实施例9中已经描述了使用测试芯片图案TEG来代替图9的上述实施例5的用于曝光的掩模版2D的顶边缘部中的四个芯片图案，但是不限于此。能够使用上述实施例9的用于电子校验的测试芯片图案TEG来代替对应于图2、4、6以及8的上述实施例1至4的用于曝光的掩模版2F的图24至27的用于曝光的掩模版2’、2A’、2B’以及2C’中的顶边缘部或底边缘部中的两个芯片图案，并且与具有常规四边形外形的常规曝光方法的掩模版图案相比提高了生产量。在上述的实施例8和9中，布置了用于电子校验的测试芯片图案TEG(监控芯片图案)来代替芯片图案区域的一部分，但是不限于此。可以布置用于对准的图案(对准标记)或用于测量的标记(当膜被叠加时用于形状检查的图案)来代替芯片图案区域的一部分。评估图案由用于元件检查的测试芯片图案TEG以及用于对准的图案和用于形状检查的图案来配置。因此，评估图案是测试芯片图案TEG、用于对准的图案或者用于形状、长度等的尺寸检查的图案。换句话说，布置了一个或多个评估图案来代替构成掩模版图案的一个或多个芯片图案区域。另外，一个或多个评估图案被布置在掩模版图案的曝光区内部或外部。一个或多个评估图案被布置在包括具有均匀的或不均匀的阶梯式形状的掩模版的外形的左边缘部、右边缘部、顶边缘部或底边缘部中的至少ー个的芯片图案区域中。如上文所描述的那样，通过使用本发明的其优选实施例1至9例示了本发明。然而，不应该仅基于上文描述的实施例1至9来解释本发明。要理解的是，应该仅基于权利要求的范围来解释本发明的范围。还要理解的是，本领域的技术人员能够基于本发明的描述以及来自本发明的具体优选实施例1至9的描述的常识来实现等效范围的技术。此外，要理解的是，在本说明书中引用的任何专利、任何专利申请以及任何參考文献应该被以与在本文中具体地描述的内容相同的方式通过弓I用结合在本说明书中。エ业实用性
能够在以下中的领域中使用本发明用于曝光的掩模版，所述用于曝光的掩模版被用于作为在诸如半导体集成电路(1C、LSI等等)之类的半导体设备、诸如LED和激光之类的发光设备或固态成像元件的生产中使用的减小投影曝光设备的步进设备等等；使用所述用于曝光的掩模版的曝光的曝光方法；以及用于使用所述曝光方法来生产多个半导体设备的半导体晶片的生产方法。根据如上文所描述的本发明，由于掩模版图案具有最大程度地布置成内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出的掩模版图案的外形，与具有平面视图中的四边形形状的芯片图案的数目相比具有更大数目的芯片图案。当顺序地曝光时，布置了四十八个芯片图案使得另ー掩模版图案52的顶部部分以半个间距偏移无间隙地匹配彼此邻近的掩模版图案的底部位置。在没有复杂化分步进给的情况下通过增加每镜头的芯片图案的数目并且使掩模版图案无间隙地彼此匹配，使得以最有效的方式利用有效曝光区并且提高生产量是可能的。在不背离本发明的范围和精神的情况下，各种其它修改对本领域的技术人员而言将是显而易见的并且能够由本领域的技术人员容易地进行。因此，意图是随附于此的权利要求的范围不限于在本文中所陈述的描述，而是权利要求被广泛地解释。參考符号列表 I泛光灯设备
2，2A至2F，2A’至2F’，2D’’，2E’’用于曝光的掩模版(光掩模)
3减小投影设备 4晶片(衬底)
5工作台
10步进设备(减小投影曝光设备)
21，31，41，51，61，71，81 芯片图案
22，32，42，52，62，72，82，22，，32，，42，，52，，62，，72，，82，，62，，，72，’
掩模版图案 23，33，43，53，63，73，83 有效曝光区
24，34，44，54，64，74，84，24’，34’，44’，54’，64’，74’，84’，64’’，74’’晶片(衬底)
56，65遮光板
TEG 测试芯片图案
301，401, 501, 601芯片图案
302，402, 502, 602,602’，602’’ 掩模版图案
303，403，503，603有效曝光区
304，404，504，604’，604’ ’晶片(衬底)
权利要求
1.一种包含由减小投影曝光设备的圆形有效曝光区中的多个芯片图案构成的掩模版图案的用于曝光的掩模版，其中 所述掩模版图案具有布置成内接在有效曝光区的圆周内或者不从所述有效曝光区的所述圆周突出的外形，与平面视图中的四边形形状的芯片图案的数目相比具有更大数目的芯片图案，并且当顺序地曝光时，所述多个芯片图案布置成使得所述掩模版图案的顶部部分无间隙地匹配左右彼此邻近的所述掩模版图案的底部位置。
2.根据权利要求1所述的用于曝光的掩模版，其中，所述掩模版图案的所述外形具有布置成具有均匀的台阶或不均匀的台阶的阶梯式形状的镜头的所述多个芯片图案，使得所述掩模版图案的所述外形内接在所述有效曝光区的所述圆周内或者不从所述有效曝光区的所述圆周突出。
3.根据权利要求1所述的用于曝光的掩模版，其中，所述掩模版图案的所述外形具有相对于沿着所述芯片图案之间的划线的中间线在平面视图中上下或左右线对称地布置的所述多个芯片图案。
4.根据权利要求1所述的用于曝光的掩模版，其中，所述掩模版图案的所述外形具有相对于沿着所述芯片图案之间的划线的中间线在平面视图中上下且左右线对称地布置的所述多个芯片图案。
5.根据权利要求1所述的用于曝光的掩模版，其中，所述掩模版图案的所述外形具有点对称地布置的所述多个芯片图案。
6.根据权利要求1所述的用于曝光的掩模版，其中，所述掩模版图案的所述外形具有不对称地布置的所述多个芯片图案。
7.根据权利要求1所述的用于曝光的掩模版，其中，所述芯片图案的平面视图中的四边形形状的一边和与其邻近的另一边相等或不同。
8.根据权利要求1所述的用于曝光的掩模版，其中，当m和η都为大于或等于四的整数时，所述掩模版图案具有由从具有mXn四边形形状的多个芯片图案去掉四个拐角的芯片图案产生的多个芯片图案。
9.根据权利要求1所述的用于曝光的掩模版，其中，当m和η都为大于或等于二的整数时，所述掩模版图案具有从具有mXn四边形形状的芯片图案的四边的每个中心部或者从整个边向顶部和底部或/和左边和右边伸出的偶数个芯片图案。
10.根据权利要求8所述的用于曝光的掩模版，其中，当m和η都为四时，所述掩模版图案具有由从4X4或十六个芯片图案去掉四个拐角的芯片图案产生的十二个芯片图案。
11.根据权利要求9所述的用于曝光的掩模版，其中，当m和η都为二时，所述掩模版图案具有从由2X2或四个芯片图案构成的掩模版图案的四边的整个边伸出的芯片图案，其中两个芯片图案每个向所述顶部和底部伸出而两个芯片图案每个向所述左边和右边伸出。
12.根据权利要求1或9所述的用于曝光的掩模版，其中，当m和η都为大于或等于六的整数时，所述掩模版图案具有由从具有mXn四边形形状的多个芯片图案去掉四个拐角中的一个或多个芯片图案以及邻近所述四个拐角的那些产生的多个芯片图案。
13.根据权利要求12所述的用于曝光的掩模版，其中，当m和η都为六时，所述掩模版图案具有由从6X6或三十六个芯片图案去掉四个拐角中和邻近所述四个拐角的四个拐角部中的三个芯片图案中的每一个产生的二十四个芯片图案。
14.根据权利要求9所述的用于曝光的掩模版，其中，当m和η都为四时，所述掩模版图案具有从由4X4或十六个芯片图案构成的掩模版图案的四边的每个中心部伸出的芯片图案，其中两个芯片图案每个从所述顶部和底部伸出而两个芯片图案每个从所述左边和右边伸出。
15.根据权利要求1或2所述的用于曝光的掩模版，其中，当m和η都为大于或等于八的整数时，所述掩模版图案具有由从具有mXn四边形形状的多个芯片图案去掉四个拐角中的四个拐角部的每个芯片图案以及在外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的多个芯片图案，使得所述掩模版图案被内接在所述有效曝光区中的所述圆周内或者不从所述有效曝光区中的所述圆周突出。
16.根据权利要求1或2所述的用于曝光的掩模版，其中，当m和η都为大于或等于六的整数时，所述掩模版图案具有一个或多个芯片图案在具有mXn四边形形状的芯片图案的四个拐角中在上下方向上被去掉，并且所述掩模版图案具有从具有所述mXn四边形形状的芯片图案的四边的每个中心部向顶部和底部或/和左边和右边伸出的偶数个芯片图案，使得所述掩模版图案被内接在所述有效曝光区的所述圆周内或者不从所述有效曝光区的所述圆周突出。
17.根据权利要求15所述的用于曝光的掩模版，其中，当m和η都为八时，所述掩模版图案具有由从8X8或六十四个芯片图案去掉四个拐角中的四个拐角部的每六个芯片图案以及在所述外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的四十个芯片图案。
18.根据权利要求16所述的用于曝光的掩模版，其中，当m和η都为六时，所述掩模版图案的四个拐角的每个芯片图案从由6X6或三十六个芯片图案构成的掩模版图案去掉，并且芯片图案从由所述6X6或三十六个芯片图案构成的所述掩模版图案的四边的每个中心部伸出，其中两个芯片图案每个向所述顶部和底部伸出而两个芯片图案每个向所述左边和右边伸出。
19.根据权利要求15所述的用于曝光的掩模版，其中，当m为八并且η为九时，所述掩模版图案具有由从8X9或七十二个芯片图案去掉四个拐角中的四个拐角部的每六个芯片图案以及在所述外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的四十八个芯片图案。
20.根据权利要求16所述的用于曝光的掩模版，其中，当m为六并且η为七时，所述掩模版图案的四个拐角中的每个芯片图案从由6X7或四十二个芯片图案构成的掩模版图案去掉，并且芯片图案从由6X7或四十二个芯片图案构成的所述掩模版图案的四边的每个中心部伸出，其中两个芯片图案每个从所述顶部和底部伸出而三个芯片图案每个向所述左边和右边伸出。
21.根据权利要求15所述的用于曝光的掩模版，其中，当m为八并且η为十八时，所述掩模版图案具有由从8X18或一百四十四个芯片图案去掉四个拐角中的四个拐角部每个十二个芯片图案以及在所述外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的九十六个芯片图案。
22.根据权利要求16所述的用于曝光的掩模版，其中，当m为六并且η为十四时，所述掩模版图案的在四个拐角的上下方向上每个连续的两个芯片图案从由6X14或八十四个芯片图案构成的掩模版图案去掉，并且所述掩模版图案具有从由6X14或八十四个芯片图案构成的所述掩模版的四边的每个中心部伸出的芯片图案，其中对于总共四个芯片图案而言具有两个的宽度的两个芯片图案每个向所述顶部和底部伸出，而六个芯片图案每个向所述左边和右边伸出。
23.根据权利要求15所述的用于曝光的掩模版，其中，当m为八并且η为十七或十八时，所述掩模版图案具有由从8X17或8X18或者一百三十六或一百四十四个芯片图案去掉四个拐角中的四个拐角部的每十个芯片图案以及在所述外周内部和外周上邻近所述四个拐角的一个或多个连续的芯片图案产生的九十六或一百零四个芯片图案。
24.根据权利要求16所述的用于曝光的掩模版，其中，当m为六并且η为十四时，所述掩模版图案的在四个拐角的上下方向中的每一个上在上下方向连续的三个芯片图案从由6Χ 15或6Χ 16或者九十或九十六个芯片图案构成的掩模版图案去掉，并且芯片图案从由6Χ 15或6Χ 16或者九十或九十六个芯片图案构成的所述掩模版图案的四边的每个中心部伸出，其中两个芯片图案每个向所述顶部和底部伸出，而七个或八个芯片图案每个向所述左边和右边伸出。
25.根据权利要求1至11以及14中的任一项所述的用于曝光的掩模版，其中，布置了一个或多个评估图案代替构成所述掩模版图案的一个或多个芯片图案的区域。
26.根据权利要求1至11以及14中的任一项所述的用于曝光的掩模版，其中，一个或多个评估图案被布置在所述掩模版图案的曝光区的内部或外部。
27.根据权利要求25所述的用于曝光的掩模版，其中，所述掩模版图案的所述外形具有均匀的或不均匀的阶梯式形状，并且所述一个或所述多个评估图案被布置在包括所述掩模版图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少一个的芯片图案的区域中。
28.根据权利要求26所述的用于曝光的掩模版，其中，所述掩模版图案的所述外形具有均匀的或不均匀的阶梯式形状，并且所述一个或所述多个评估图案被布置在包括所述掩模版图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少一个的芯片图案的区域中。
29.根据权利要求25所述的用于曝光的掩模版，其中，所述评估图案是测试芯片图案、对准图案或用于尺寸的检查的图案中的一个。
30.根据权利要求26所述的用于曝光的掩模版，其中，所述评估图案是测试芯片图案、对准图案或用于尺寸的检查的图案中的一个。
31.一种用于使用根据权利要求1至11以及14中任一项所述的用于曝光的掩模版在其上形成了光致抗蚀剂膜的晶片上邻近划线重复地减小曝光使得所述掩模版图案无间隙地彼此匹配并且所述划线被定位在所述芯片图案之间的曝光方法。
32.根据权利要求31所述的曝光方法，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤 使用步进器的盲功能来屏蔽包括所述掩模版图案的顶边缘部分或底边缘部分的阶梯式台阶部的一部分以曝光所述掩模版图案的剩余部分；以及 使用所述步进器的盲功能来屏蔽所述掩模版图案的全部以曝光邻近曝光的掩模版图案的所述评估图案。
33.根据权利要求31所述的曝光方法，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤使用遮光板来屏蔽所述掩模版图案以仅曝光在晶片的预定位置上的所述评估图案；以及 使用所述遮光板来屏蔽所述评估图案以及包括邻近所述评估图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少一个的芯片图案的整个区域，以曝光邻近先前曝光的评估图案的预定位置上的所述掩模版图案的剩余部分。
34.根据权利要求31所述的曝光方法，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤 使用所述遮光板来屏蔽所述评估图案以及包括邻近所述评估图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少一个的芯片图案的整个区域，以曝光掩模版图案的剩余部分，并且 使用所述遮光板来仅不屏蔽所述评估图案以将所述评估图案曝光为用于所述评估图案的芯片图案。
35.一种用于使用根据权利要求25所述的用于曝光的掩模版在其上形成了光致抗蚀剂膜的晶片上邻近划线重复地减小曝光使得所述掩模版图案无间隙地彼此匹配并且所述划线被定位在所述芯片图案之间的曝光方法。
36.根据权利要求35所述的曝光方法，所述方法使用在所述掩模版图案的曝光区部外配备有所述评估图案的用于曝光的掩模版并且包括以下步骤 使用步进器的盲功能来屏蔽包括所述掩模版图案的顶边缘部分或底边缘部分的阶梯式台阶部的一部分以曝光所述掩模版图案的剩余部分；并且 使用所述步进器的所述盲功能来屏蔽所述掩模版图案的全部以曝光邻近曝光的掩模版图案的所述评估图案。
37.根据权利要求35所述的曝光方法，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤 使用遮光板来屏蔽所述所述掩模版图案以仅曝光在晶片的预定位置上的所述评估图案；以及 使用所述遮光板来屏蔽所述评估图案以及包括邻近所述评估图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少一个的芯片图案的整个区域，以曝光在邻近先前曝光的评估图案的预定位置上的所述掩模版图案的剩余部分。
38.根据权利要求35所述的曝光方法，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤 使用所述遮光板来屏蔽所述评估图案以及包括邻近所述评估图案的所述左边缘部、所述右边缘部、所述顶边缘部或所述底边缘部中的至少一个的芯片图案的整个区域，以曝光掩模版图案的剩余部分；以及 使用所述遮光板来仅不屏蔽所述评估图案以将所述评估图案曝光为用于所述评估图案的芯片图案。
39.一种用于使用根据权利要求26所述的用于曝光的掩模版在其上形成了光致抗蚀剂膜的晶片上邻近划线重复地减小曝光使得所述掩模版图案无间隙地彼此匹配并且所述划线被定位在所述芯片图案之间的曝光方法。
40.根据权利要求39所述的曝光方法，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤 使用步进器的盲功能来屏蔽包括所述掩模版图案的顶边缘部分或底边缘部分的阶梯式台阶部的一部分以曝光所述掩模版图案的剩余部分；以及 使用所述步进器的所述盲功能来屏蔽所述掩模版图案的全部以曝光邻近曝光的掩模版图案的所述评估图案。
41.根据权利要求39所述的曝光方法，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版并且包括以下步骤 使用遮光板来屏蔽所述掩模版图案以仅曝光在晶片的预定位置上的所述评估图案；以及 使用所述遮光板来屏蔽所述评估图案以及包括邻近所述评估图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少一个的芯片图案的整个区域，以曝光在邻近先前曝光的评估图案的预定位置上的所述掩模版图案的剩余部分。
42.根据权利要求39所述的曝光方法，所述方法使用在所述掩模版图案的曝光区外部配备有所述评估图案的用于曝光的掩模版，并且包括以下步骤 使用所述遮光板来屏蔽所述评估图案以及包括邻近所述评估图案的左边缘部、右边缘部、顶边缘部或底边缘部中的至少一个的芯片图案的整个区域，以曝光掩模版图案的剩余部分；以及 使用所述遮光板来仅不屏蔽所述评估图案以将所述评估图案曝光为用于所述评估图案的芯片图案。
43.一种用于通过使用根据权利要求31所述的曝光方法来图案化光致抗蚀剂膜以通过将所述图案化的光致抗蚀剂膜用作掩模形成每一层来产生多个半导体元件的半导体晶片的生产方法。
44.一种用于通过使用根据权利要求35所述的曝光方法来图案化光致抗蚀剂膜以通过将所述图案化的光致抗蚀剂膜用作掩模形成每一层来产生多个半导体元件的半导体晶片的生产方法。
45.一种用于通过使用根据权利要求39所述的曝光方法来图案化光致抗蚀剂膜以通过将所述图案化的光致抗蚀剂膜用作掩模形成每一层来产生多个半导体元件的半导体晶片的生产方法。
全文摘要
本申请提供一种包含由减小投影曝光设备的圆形有效曝光区中的多个芯片图案构成的掩模版图案的用于曝光的掩模版，其中，所述掩模版图案具有布置成内接在有效曝光区的圆周内或者不从有效曝光区的圆周突出的外形，与平面视图中的四边形形状的芯片图案的数目相比具有更大数目的芯片图案，并且当顺序地曝光时，布置了所述多个芯片图案使得所述掩模版图案的顶部部分无间隙地匹配左右彼此邻近的掩模版图案的底部位置。
文档编号G03F7/20GK103019039SQ20121035342
公开日2013年4月3日 申请日期2012年9月21日 优先权日2011年9月22日
发明者清水宏信 申请人:夏普株式会社