薄膜晶体管基板及显示装置制造方法

薄膜晶体管基板及显示装置制造方法
【专利摘要】一种薄膜晶体管基板包括一基板、多个像素电极、一栅极层、一主动层、一第一源极层、一第二源极层以及一漏极层。所述多个像素电极设置于基板上。栅极层设置于基板上。主动层与栅极层相对设置。第一源极层及第二源极层分别与主动层接触。漏极层与主动层接触，并与所述多个像素电极的其中之一电连接。栅极层、主动层、第一源极层及漏极层是形成一第一晶体管，栅极层、主动层、第二源极层及漏极层是形成一第二晶体管，第一晶体管及第二晶体管关闭时，第一源极层与第二源极层是电性绝缘。本发明亦揭露一种具有上述薄膜晶体管基板的显示装置。通过电路布局的方式来减少电容量，提升单位面积的元件布局效率，进而降低信号的延迟及变形。
【专利说明】薄膜晶体管基板及显示装置

【技术领域】
[0001]本发明是关于一种薄膜晶体管基板及具有该薄膜晶体管基板的显示装置。

【背景技术】
[0002] 随着科技的进步，显示装置已经广泛的被运用在各种领域，尤其是液晶显示装置， 因具有体型轻薄、低功率消耗及无辐射等优越特性，已经渐渐地取代传统阴极射线管显示 装置，而应用至许多种类的电子产品中，例如行动电话、可携式多媒体装置、笔记型电脑、液 晶电视及液晶荧幕等等。
[0003] 一般而言，显示装置是包含一显示面板及一驱动模块。驱动模块具有一扫描驱动 电路及一数据驱动电路。扫描驱动电路是通过多条扫描线与显示面板电连接，而数据驱动 电路是通过多条数据线与显示面板电连接。另外，显示面板具有多个像素，而该等数据线及 该等扫描线是呈交错设置以形成该等像素阵列。当扫描驱动电路输出一扫描信号使扫描 线导通时，数据驱动电路将对应每一行像素的一数据信号通过数据线传送至像素的像素电 极，以使显示面板显示画面。
[0004] 扫描线输出的扫描信号的导通时间（即扫描时间）主要是由扫描线的数量及显示 频率来决定。然而，由于显示面板上的像素阵列的寄生电容，例如为数据线的跨线（cross over)、开关晶体管的寄生电容(例如Cgd，Cgs，Csd等)，以及像素的负载阻抗可能造成一理 想的扫描信号波形(例如方波）延迟及变形而成另一波形。此种信号延迟及变形的现象（SP RC distortion)尤其在大尺寸、高解析度以及立体（3D)的显示装置时所造成的问题可能会 更加严重，例如可能会造成像素的取样错误而使显示面板无法正常显示。其中，若要降低信 号的延迟及变形的话，降低阻抗（R)与减少电容（C)是必要的手段。除了电路设计的改善方 面之外，在电路实际布局（layout)上的效率提升，也可达到相同的效果。
[0005] -般电路布局的流程是先将等效电路画好，再转换为布局图面的方式来表示，最 后以实际的生产制程来制作。但是，相同的等效电路却有无限多种的布局方式可以实现，因 此在电路布局效率上的提升也是设计中很重要的环节。
[0006] 因此，如何提出一种薄膜晶体管基板及具有此薄膜晶体管基板的显示装置，可通 过路布局的方式来减少其电容量，提升单位面积的元件布局效率，进而降低显示装置的信 号的延迟及变形，已成为重要课题之一。


【发明内容】

[0007] 本发明的目的为提供一种可通过电路布局的方式来减少电容量，提升单位面积的 元件布局效率，进而降低信号的延迟及变形的薄膜晶体管基板及显示装置。
[0008] 为达上述目的，依据本发明的一种薄膜晶体管基板包括一基板、多个像素电极、一 栅极层、一主动层、一第一源极层、一第二源极层以及一漏极层。所述多个像素电极设置于 基板上。栅极层设置于基板上。主动层与栅极层相对设置。第一源极层及第二源极层分别 与主动层接触。漏极层与主动层接触，并与所述多个像素电极的其中之一电连接。栅极层、 主动层、第一源极层及漏极层是形成一第一晶体管，栅极层、主动层、第二源极层及漏极层 是形成一第二晶体管，第一晶体管及第二晶体管关闭时，第一源极层与第二源极层是电性 绝缘。
[0009]为达上述目的，依据本发明的一种显示装置包括一薄膜晶体管基板，薄膜晶体管 基板具有一基板多个像素电极、一栅极层、一主动层、一第一源极层、一第二源极层以及一 漏极层。所述多个像素电极设置于基板上。栅极层设置于基板上。主动层与栅极层相对 设置。第一源极层及第二源极层分别与主动层接触。漏极层与主动层接触，并与所述多个 像素电极的其中之一电连接。栅极层、主动层、第一源极层及漏极层是形成一第一晶体管， 栅极层、主动层、第二源极层及漏极层是形成一第二晶体管，第一晶体管及第二晶体管关闭 时，第一源极层与第二源极层是电性绝缘。
[0010]在一实施例中，栅极层具有一第一区域，主动层具有一第二区域，于薄膜晶体管基 板的投影方向上，第一区域与第二区域是重迭。
[0011] 在一实施例中，第一区域的尺寸大于第二区域的尺寸。
[0012]在一实施例中，第一源极层及第二源极层是邻设于漏极层。
[0013]在一实施例中，薄膜晶体管基板更包括一第三源极层，其设置于基板上，并与主动 层接触，栅极层、主动层、第三源极层及漏极层是形成一第三晶体管。
[00M]在一实施例中，第一晶体管、第二晶体管及第三晶体管关闭时，第一源极层、第二 源极层及第三源极层是电性绝缘。
[0015]在一实施例中，薄膜晶体管基板更包括另一漏极层，其设置于基板上，并与主动层 接触，栅极层、主动层、第一源极层及另一漏极层是形成一第三晶体管。
[0016]承上所述，因本发明的薄膜晶体管基板及显示装置中，栅极层与主动层相对设置， 第一源极层及第二源极层分别与主动层接触，漏极层与主动层接触，并与所述多个像素电 极的其中之一电连接。另外，栅极层、主动层、第一源极层及漏极层是形成一第一晶体管， 栅极层、主动层、第二源极层及漏极层是形成一第二晶体管。此外，第一晶体管及第二晶体 管关闭时，第一源极层与第二源极层是电性绝缘。由于本发明是将具有相同漏极层的不同 薄膜晶体管元件，通过布局的方式将主动层合而为一，故可降低第一晶体管及第二晶体管 所形成的主动层的面积，进而降低栅极层与主动层之间的重迭面积而减少电容的大小。因 此，通过本发明，可使薄膜晶体管基板及具有此薄膜晶体管基板的显示装置减少其寄生电 容量、提升单位面积的元件布局效率，进而提升晶体管单位面积的驱动能力而降低信号的 延迟及变形。

【专利附图】

【附图说明】
[0017]图1A为本发明一实施例的薄膜晶体管基板上具有的电路的示意图。 t〇〇18]图1B为图1A的电路中，习知一种电路布局示意图。
[0019] 图1C为图1A的电路中，本发明较佳实施例的电路布局的示意图。
[0020]图2A及图2B分别为图1A的电路中，本发明较佳实施例的电路布局的另一示意 图。
[0021]图Μ为本发明的薄膜晶体管基板上具有的另一实施态样的电路的示意图。
[0022]图3B为图3A的电路中，习知一种电路布局示意图。
[0023]图3C为图3A的电路中，本发明较佳实施例的电路布局的另一示意图。
[0024]图4A为本发明的薄膜晶体管基板上具有的另一实施态样的电路的示意图。
[0025]图4B为图4A的电路中，习知一种电路布局示意图。 "
[0026]图4C为图4A的电路中，本发明较佳实施例的电路布局的另一示意图。
[0027]图SA为本发明的薄膜晶体管基板上具有的另一实施态样的电路的示意图。
[0028]图5B为图5A的电路中，习知一种电路布局示意图。
[0029]图5C为图5A的电路中，本发明较佳实施例的电路布局的另一示意图。
[0030] 附图标号：
[0031] l、la、lb、lc :电路
[0032] A :主动层
[0033] A1 ：第一主动层
[0034] A2：第二主动层
[0035] A3：第三主动层
[0036] A4：第四主动层
[0037] D、D1:漏极层
[0038] G :栅极层
[0039] S1 ：第一源极层
[0040] S2：第二源极层
[0041] S3：第三源极层
[0042] S4：第四源极层
[0043] T1 ：第一晶体管
[0044] T2 ：第二晶体管
[0045] T3 :第三晶体管 t〇〇46] T4：第四晶体管
[0047] Z1 ：第一区域
[0048] Z2 :第二区域
[0049] Z3 :第三区域
[0050] Z4 ： 第四区域
[0051] Z5：第五区域
[0052] Z6 ：第六区域。

【具体实施方式】
[0053] 以下将参照相关图式，说明依本发明较佳实施例的薄膜晶体管基板及具有此薄膜 晶体管基板的显示装置，其中相同的元件将以相同的参照符号加以说明。
[0054]以下请参考相关图示，以比较及说明本发明的电路布局方式与习知技术不同之 处。其中，本发明是将具有相同漏极层的不同薄膜晶体管元件，通过布局的方式将主动层合 而为一，进而减少电容的大小，以提升单位面积下的元件布局效率。另外，是将本发明的电 路布局方式及概念应用于薄膜晶体管基板及具有此薄膜晶体管基板的显示装置。特别注意 的是，本发明以下的电路只是一种举例，主要是将其概念应用于薄膜晶体管基板及显示装 置的电路布局上，藉此来减少薄膜晶体管基板及显示装置的寄生电容、提升单位面积的元 件布局效率，进而降低信号的延迟及变形。
[0055] 请分别参照图1A至图1C所示，其中，图1A为本发明一实施例的薄膜晶体管基板 上具有的电路1的示意图，图1B为图1A的电路1中，习知一种电路布局示意图，而图1C为 图1A的电路1中，本发明较佳实施例的电路布局的示意图。
[0056]如图1A所示，电路1包括一第一晶体管T1及一第二晶体管T2,第一晶体管T1及 第二晶体管T2分别为一薄膜晶体管，并设置于基板（图未显示)上。其中，第一晶体管T1及 第二晶体管T2的栅极是电连接，且第一晶体管 T1及第二晶体管T2的漏极亦电连接。因此， 当栅极输入信号而使第一晶体管T1及第二晶体管T2导通时，第一晶体管T1的源极的信号 可传送至漏极，第二晶体管T2的源极的信号亦可传送至漏极。
[0057]另外，请先参照图1C所示，本发明的薄膜晶体管基板包括一基板（图未显示)、多个 像素电极（图未显示)、一栅极层G、一主动层A、一第一源极层S1、一第二源极层S2以及一漏 极层D。
[0058]多个像素电极设置于基板上，而栅极层G亦设置于基板上。其中，栅极层G的材质 例如是金属(例如铝、铜、银、钼、钛)或其合金所构成的单层或多层结构。部分用以传输驱动 信号的导线，可以使用与栅极同一层且同一制程的结构，彼此电性相连，例如扫描线（scan line)。
[0059] 主动层A与栅极层G相对设置。在实施上，主动层A可为一半导体层，并例如但不 限于包括一氧化物半导体。前述的氧化物半导体包括氧化物，且氧化物包括铟、锌、镓及铪 的至少其中之一，或其它材料。其中，氧化物半导体例如但不限于为氧化铟镓锌、氧化铟铪 锌、氧化锌或氧化铟。
[0060]第一源极层S1及第二源极层S2分别与主动层A接触，且漏极层D亦与主动层A接 触。其中，第一源极层S1与漏极层D之间具有一间隔，而第二源极层S2与漏极层D之间亦 具有一间隔。于此，栅极层G、主动层A、第一源极层S1及漏极层D是形成第一晶体管T1，而 栅极层G、主动层A、第二源极层S2及漏极层D是形成第二晶体管T2。本发明并不限定第一 晶体管T1及第二晶体管T 2为一下栅极（bottom gate)或一上栅极（top gate)的晶体管。 在本实施例中，是以一下栅极为例，即主动层A位于栅极层G之上。其中，于第一晶体管T1 的主动层A未导通时，第一源极层S1与漏极层D电性分离。另外，于第二晶体管T2的主动 层A未导通时，第二源极层S2与漏极层D亦电性分离。
[0061]第一源极层S1及第二源极层S2是邻设于漏极层D。换言之，第一源极层S1或第 二源极层S2可位于漏极层D的上侧、下侧、左侧或右侧的邻近位置。于此，是以第一源极层 S1及第二源极层S2位于漏极层D的左、右两侧为例。此外，第一晶体管T1及第二晶体管 T2亦可分别包含介电层、绝缘层、保护层或其它膜层（图未显示)。其中，第一源极层S1、第 二源极层S2及漏极层D的材质可分别为金属（例如铝、铜、银、钼、钛）或其合金所构成的单 层或多层结构。部分用以传输驱动信号的导线，可以使用与第一源极层S1、第二源极层 S2 及漏极层D同层且同一制程的结构，例如数据线（data line)。
[0062]另外，请参照图1B所示，于习知的布局中，由于第一晶体管T1的栅极与第二晶体 管T2的栅极电连接，故第一晶体管T1与第二晶体管T2共同具有一层栅极层G。另外，由于 第一晶体管T1的漏极与第二晶体管T2的漏极电连接，故第一晶体管T1与第二晶体管T2 亦共同具有一层漏极层D，但是，第一晶体管T1的一第一主动层A1与第二晶体管T2的一第 二主动层Α2是彼此分离而不连接。
[0063] 不过，请再参照图1C所示，在本发明的电路布局中，第一晶体管Τ1与第二晶体管 Τ2共同具有栅极层G，第一晶体管Τ1与第二晶体管Τ2亦共同具有漏极层D，但第一晶体管 Τ1与第二晶体管Τ2亦具有同一层的主动层Α。其中，于薄膜晶体管基板的投影方向上，主 动层Α与栅极层G重迭设置。具体而言，本发明于形成第一晶体管Τ1与第二晶体管Τ2的 主动层的制程中，是形成一个区域的主动层A,并将此主动层A同时作为第一晶体管π及第 二晶体管T2的主动层。因此，本发明是将具有相同漏极层的不同薄膜晶体管元件，通过电 路布局的方式将主动层合而为一，进而减少电容的大小，藉此提升单位面积下的元件布局 效率。
[0064]另外，在图1C中，第一晶体管T1及第二晶体管T2关闭而不导通时(即栅极G不输 入信号时)，第一源极层S1及第二源极层S2是彼此电性绝离。另外，本发明的漏极层D是 电连接至薄膜晶体管基板的该等像素电极的其中之一。此外，栅极层G具有一第一区域Z1， 主动层A具有一第二区域Z2,于薄膜晶体管基板的投影方向上（即俯视方向上)，第一区域 Z1与第二区域Z2是重迭，且第一区域Z1的尺寸(面积）是大于第二区域Z2的尺寸(面积)。 [0065] 请比较图1B与图1C所示，于习知的图1B的布局中，第一主动层A1与第二主动层 A2的面积共为392微米2,在本发明图1C的布局中，主动层A具有的第二区域Z2的面积只 有308微米 2,比习知减少了 21. 4%的布局面积。由于两层导电膜层之间可形成一电容，因 此，若可降低某一层导电膜层的面积的话，就可降低两者之间的重迭面积，进而降低寄生电 容而提升单位面积的元件布局效率，藉此可提升晶体管单位面积的驱动能力而降低显示装 置的信号的延迟及变形。因此，藉由图1C的布局方式，可使本发明的薄膜晶体管基板及具 有此薄膜晶体管基板的显示装置减少其寄生电容，提升单位面积的元件布局效率，进而降 低信号的延迟及变形。
[0066]另外，请分别参照图2A及图2B所示，其分别为图1A的电路1中，本发明较佳实施 例的电路布局的另一示意图。
[0067]如图2A所示，与图1C主要的不同在于，图1C的第一源极层S1及第二源极层S2 分别位于漏极层D的左、右两侧，但于图2A的布局中，第一源极层S1及第二源极层S2分别 位于漏极层D的右侧，并为右上侧及右下侧。此外，本实施例的主动层A具有的第二区域Z2 的面积只有330微米 2,比图1B的习知减少了 IS. 82%的主动层布局面积。
[0068]另外，如图2B所示，与图2A主要的不同在于，图2B的第一源极层S1及第二源极 层S2分别位于漏极层D的左上侧及右下侧。另外，本实施例的主动层a具有的第二区域Z2 的面积只有336微米2,比习知减少了 14. 29%的主动层布局面积。
[0069] 此外，图2A及图2B的电路布局可参照上述的图1C，不再赘述。
[0070]另外，请参照图3A、图3B及图3C所示，其中，图3A为本发明的薄膜晶体管基板上 具有的另一实施态样的电路la的示意图，图3B为图3A的电路la中，习知一种电路布局示 意图，而图3C为图3A的电路la中，本发明较佳实施例的电路布局的另一示意图。
[0071]与图1A的电路1主要的不同在于，图3A的电路la更包括一第三晶体管T3,第三 晶体管T3的栅极与第一晶体管Π 及第二晶体管T2的栅极电连接，而第三晶体管T3的源 极与第一晶体管T1的源极电连接。
[0072]因此，于图3B的习知布局中，栅极层G、一第三主动层A3、一第一源极层S1及另一 漏极层D1是形成第三晶体管T3。其中，第一晶体管T1、第二晶体管T2及第三晶体管T3共 同具有一层栅极层G，第一晶体管T1及第二晶体管T2共同具有一层漏极层 D，但第三晶体 管T3的漏极层D1与第一晶体管T1及第二晶体管T2的漏极层D分离而不连接。另外，第 一晶体管T1的第一主动的第三主动层 A3是彼此分离而不连接。此外，第三主动层A3与栅 极层G重迭设置。
[0073]在图3C的本发明的布局中，栅极层G、主动层A、第一源极层S1及漏极层 D1是形 成第三晶体管T3,且第一晶体管II、第二晶体管T2及第三晶体管T3是具有同一层主动层 Α。具体而言，本发明于形成第一晶体管Τ1、第二晶体管Τ2及第三晶体管Τ3的主动层的制 程中，是形成一个区域的主动层Α，并将此主动层Α同时作为第一晶体管Τ1、第二晶体管Τ2 及第三晶体管T3的主动层。
[0074]习知的图3B的第一主动层A1、第二主动层A2及第三主动层A3的面积总和为539 微米2,而图3C的布局中，主动层A具有的一第四区域Z4的面积为484微米2,因此，可比习 知图3B减少了 10. 2%的主动层布局面积。
[0075]另外，请参照图4A、图4B及图4C所示，其中，图4A为本发明的薄膜晶体管基板上 具有的另一实施态样的电路lb的示意图，图4B为图4A的电路lb中，习知一种电路布局示 意图，而图4C为图4A的电路lb中，本发明较佳实施例的电路布局的另一示意图。
[0076] 与图1A的电路1主要的不同在于，图4A的电路lb更包括一第三晶体管T3,第三 晶体管T3设置于基板上。其中，第三晶体管T3的栅极与第一晶体管T1的栅极及第二晶体 管T2的栅极电连接，且第三晶体管T 3的漏极与第一晶体管T1的漏极及第二晶体管T2的 漏极电连接。
[0077]于图4B的习知布局中，由于第一晶体管T1的栅极、第二晶体管T2的栅极及第三 晶体管?的栅极电连接，故第一晶体管T1、第二晶体管T2及第三晶体管T3共同具有一层 栅极层G。另外，由于第一晶体管T1的漏极、第二晶体管T2的漏极及第三晶体管T3的漏极 电连接，故第一晶体管T1、第二晶体管T2及第三晶体管T3亦共同具有一层漏极层D，但是 第一晶体管T1的第一主动层A1、第二晶体管T2的第二主动层A2及第三晶体管T3的一第 三主动层A3是彼此分离而不连接。
[0078] 不过，在图4C的本发明的布局中，第一晶体管T1、第二晶体管T2及第三晶体管T3 是共同具有栅极层G，第一晶体管Π 、第二晶体管T2及第三晶体管T3亦共同具有漏极层D， 且第一晶体管T1、第二晶体管T2及第三晶体管T3亦具有同一层的主动层A。其中，于薄膜 晶体管基板的投影方向上，主动层A与栅极层 G重迭设置。另外，第一晶体管π、第二晶体 管Τ2及第三晶体管Τ3的漏极层D是电连接至薄膜晶体管基板的该等像素电极(图未显示） 的其中之一。另外，第一晶体管Τ1、第二晶体管Τ2及第三晶体管Τ3不导通时，第一源极层 S1、第二源极层S2及第三源极层S3是彼此电性隔离。此外，栅极层G具有一第三区域Ζ3， 主动层Α具有一第四区域Ζ4,于薄膜晶体管基板的投影方向上，第三区域Ζ3与第四区域Ζ4 是重迭，且第三区域Z3的尺寸是大于第四区域E4的尺寸。
[0079]另外，图4B的第一主动层A1、第二主动层A2及第三主动层A3的面积总和为588 微米2。在图4C的布局中，主动层A的第四区域Z4的面积为426微米2,因此，可比习知减 少了 27. 55%的主动层布局面积。
[0080]另外，请参照图5A、图5B及图5C所不，其中，图5A为本发明的薄膜晶体管基板上 具有的另一实施态样的电路lc的示意图，图5B为图5A的电路lc中，习知一种电路布局示 意图，而图5C为图5A的电路lc中，本发明较佳实施例的电路布局的另一示意图。
[0081]与图4A的电路lb主动的不同在于，图5A的电路lc更包括一第四晶体管T4,第四 晶体管T4设置于基板上。其中，第四晶体管T4的栅极与第一晶体管T1的栅极、第二晶体 管T2的栅极及第三晶体管T3的栅极电连接，且第四晶体管 T4的漏极与第一晶体管n的 漏极、第二晶体管T2的漏极及第三晶体管T3的漏极电连接。
[0082]于图5B的习知布局中，第一晶体管π、第二晶体管T2、第三晶体管T3及第四晶体 管T4共同具有一层栅极层G。另外，第一晶体管T1、第二晶体管T2、第三晶体管T3及第四 晶体管T4亦共同具有一层漏极层D，但是第一晶体管T1的第一主动层A1、第二晶体管T2 的第二主动层A2、第三晶体管T3的第三主动层A 3及第四晶体管T4的一第四主动层A4是 彼此分离而不连接。
[0083]不过，在图5C的本发明的布局中，第一晶体管T1、第二晶体管T2、第三晶体管 T3 及第四晶体管Τ4共同具有栅极层G，第一晶体管Τ1、第二晶体管Τ2、第三晶体管Τ3及第四 晶体管Τ4亦共同具有漏极层D，且第一晶体管Τ1、第二晶体管Τ2、第三晶体管Τ3及第四晶 体管Τ4亦具有同一层的主动层Α。其中，于薄膜晶体管基板的投影方向上，主动层a与栅极 层G重迭设置。另外，第一晶体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4的漏 极层D是电连接至薄膜晶体管基板的该等像素电极（图未显示）的其中之一。另外，第一晶 体管T1、第二晶体管T2、第三晶体管T3及第四晶体管T4不导通时，第一源极层S1、第二源 极层S2、第三源极层S3及第四源极层S4是彼此电性隔离。此外,栅极层G具有一第五区 域Z5,主动层A具有一第六区域Z6,于薄膜晶体管基板的投影方向上，第五区域Z5与第六 区域Z6是重迭，且第五区域Z5的尺寸是大于第六区域E6的尺寸。
[0084] 另外，图5B的第一主动层A1、第二主动层A2、第三主动层A3及第四主动层A4的 面积总和为784微米 2,在图4C的布局中，主动层A的第六区域Z6的面积为528微米2,比 图5B的习知减少了 32. 65%的主动层布局面积。
[0085] 另外，本发明的显示装置具有上述的薄膜晶体管基板，而薄膜晶体管基板的电路 布局的方式可参照上述，不再赘述。其中，显示装置可为一液晶显示装置或一有机发光二极 体显示装置。以液晶显示装置为例，除了薄膜晶体管基板之外，液晶显示装置更可包括一对 向基板、一液晶层及一背光模块。对向基板与薄膜晶体管基板相对而设，而液晶层夹置于薄 膜晶体管基板与对向基板之间。此外，背光模块设置于薄膜晶体管基板远离对向基板的一 侧。
[0086] 最后一提的是，本发明是将具有相同漏极层的不同薄膜晶体管元件，通过布局的 方式将主动层合而为一，进而减少电容的大小，以提升单位面积下的元件布局效率，因此， 并不限定只有上述的电路出现于薄膜晶体管基板及具有此薄膜晶体管基板的显示装置，只 要符合这个概念的电路及其布局方式都可涵盖于本发明的薄膜晶体管基板及具有此薄膜 晶体管基板的显示装置。
[0087] 综上所述，因本发明的薄膜晶体管基板及显示装置中，栅极层与主动层相对设置， 第一源极层及第二源极层分别与主动层接触，漏极层与主动层接触，并与该等像素电极的 其中之一电连接。另外，栅极层、主动层、第一源极层及漏极层是形成一第一晶体管，栅极 层、主动层、第二源极层及漏极层是形成一第二晶体管。此外，第一晶体管及第二晶体管关 闭时，第一源极层与第二源极层是电性绝缘。由于本发明是将具有相同漏极层的不同薄膜 晶体管元件，通过布局的方式将主动层合而为一，故可降低第一晶体管及第二晶体管所形 成的主动层的面积，进而降低栅极层与主动层之间的重迭面积而减少电容的大小。因此，通 过本发明，可使薄膜晶体管基板及具有此薄膜晶体管基板的显示装置减少其寄生电容量、 提升单位面积的元件布局效率，进而提升晶体管单位面积的驱动能力而降低信号的延迟及 变形。
[0088] 以上所述仅为举例性，而非为限制性者。任何未脱离本发明的精神与范畴，而对其 进行的等效修改或变更，均应包含于申请专利范围中。
【权利要求】
1. 一种薄膜晶体管基板，其特征是，所述薄膜晶体管基板包括： 一基板； 多个像素电极，设置于所述基板上； 一栅极层，设置于所述基板上； 一主动层，与所述栅极层相对设置； 一第一源极层及一第二源极层，分别与所述主动层接触；以及 一漏极层，与所述主动层接触，并与所述多个像素电极的其中之一电连接， 其中，所述栅极层、所述主动层、所述第一源极层及所述漏极层是形成一第一晶体管， 所述栅极层、所述主动层、所述第二源极层及所述漏极层是形成一第二晶体管，所述第一晶 体管及所述第二晶体管关闭时，所述第一源极层与所述第二源极层是电性绝缘。
2. 如权利要求1所述的薄膜晶体管基板，其特征是，所述栅极层具有一第一区域，所述 主动层具有一第二区域，于所述薄膜晶体管基板的投影方向上，所述第一区域与所述第二 区域是重迭。
3. 如权利要求2所述的薄膜晶体管基板，其特征是，所述第一区域的尺寸大于所述第 二区域的尺寸。
4. 如权利要求1所述的薄膜晶体管基板，其特征是，所述第一源极层及所述第二源极 层是邻设于所述漏极层。
5. 如权利要求1所述的薄膜晶体管基板，其特征是，所述薄膜晶体管基板更包括： 一第三源极层，设置于所述基板上，并与所述主动层接触，所述栅极层、所述主动层、所 述第三源极层及所述漏极层是形成一第三晶体管。
6. 如权利要求5所述的薄膜晶体管基板，其特征是，所述第一晶体管、所述第二晶体管 及所述第三晶体管关闭时，所述第一源极层、所述第二源极层及所述第三源极层是电性绝 缘。
7. 如权利要求1所述的薄膜晶体管基板，其特征是，所述薄膜晶体管基板更包括： 另一漏极层，设置于所述基板上，并与所述主动层接触，所述栅极层、所述主动层、所述 第一源极层及所述另一漏极层是形成一第三晶体管。
8. -种显示装置，其特征是，所述显示装置包括： 一薄膜晶体管基板，具有： 一基板； 多个像素电极，设置于所述基板上； 一栅极层，设置于所述基板上； 一主动层，与所述栅极层相对设置； 一第一源极层及一第二源极层，分别与所述主动层接触；及 一漏极层，与所述主动层接触，并与所述多个像素电极的其中之一电连接，所述栅极 层、所述主动层、所述第一源极层及所述漏极层是形成一第一晶体管，所述栅极层、所述主 动层、所述第二源极层及所述漏极层是形成一第二晶体管，所述第一晶体管及所述第二晶 体管关闭时，所述第一源极层与所述第二源极层是电性绝缘。
9. 如权利要求8所述的显示装置，其特征是，所述第一源极层及所述第二源极层是邻 设于所述漏极层。
10.如权利要求8所述的显示装置，其特征是，所述显示装置更包括： 另一漏极层，设置于所述基板上，并与所述主动层接触，所述栅极层、所述主动层、所述 第一源极层及所述另一漏极层是形成一第三晶体管。
【文档编号】G02F1/1368GK104142594SQ201310172418
【公开日】2014年11月12日 申请日期:2013年5月10日 优先权日:2013年5月10日
【发明者】王忠益, 谢耀联 申请人:群创光电股份有限公司