专利名称：电光器件基片,电光器件,电子器件和投影显示设备的制作方法
技术领域：
本发明涉及一种用于电光器件的基片，如反射液晶板基片，特别是涉及一种包括像素区的电光器件基片，该像素区形成在用于选择像素的元件区上。
如以下所述，本申请人在1966年10月22日申请的日本专利申请No.8-279388中披露了液晶板基片、液晶板和投影显示设备的结构。如
图17所示，采用反射液晶板作为光阀的投影显示设备(液晶投影器)包括沿系统光轴L0放置的光源110；包括集成透镜120和极化光转换器130的极化光照明单元100；用于借助S极化光反射面201，反射由极化光照明单元100发射的S极化光束的极化光束分束器200；分光镜412，用于从被极化光束分束器200的S极化光反射面201反射的光中分离出蓝光分量(B)；用于调制分离的蓝光分量(B)的反射液晶光阀300B；分光镜413，用于借助分光镜412分离蓝光之后，通过反射从光束中分离出红光分量(R)；用于调制分离的红光分量(R)的反射液晶光阀300R；用于调制通过分光镜413的剩余绿光分量(G)的反射液晶光阀300G；包括用于将合成的光投影到屏幕600上的投影透镜的投影光学系统500，其中在三个反射液晶光阀300R、300G和300B中调制的光分量在它们的回程路径中通过分光镜413、412和极化光束分束器200被合成。如图18中以剖视图示出的反射液晶板30被用作反射液晶光阀300R、300G和300B。
反射液晶板30包括用胶粘剂固定在由玻璃或陶瓷构成的支承基片32上的反射液晶板基片31；玻璃基片35，该基片带有由透明导电(ITO)膜构成的对电极(公共电极)33，位于入射光一侧，并与反射液晶板基片31相对有一间隙，该基片31被由密封体36构成的框架所封闭；以及公知的扭曲向列(TN)液晶或超垂直排列(superhomeotropic)(SH)液晶37，在其中液晶分子在不加电压的状态下垂直排列，液晶被密封在反射液晶板基片31和玻璃基片35之间由密封体36所封闭的空间中。
图19是反射液晶板30中使用的反射液晶板基片31的放大的布局平面图。反射液晶板基片31包括带有像素电极的矩形像素区(显示区)20，该像素电极如图18所示设置成矩阵14；位于像素区20的右侧和左侧外部的栅线驱动器电路(Y驱动器)22R和22L，用于扫描栅线(扫描电极或线电极)；位于像素电极14的上侧外部的预充电/测试电路23，用于数据线(信号电极或列电极)；位于像素电极14底侧外部的图象信号采样电路24，用于根据图象数据给数据线提供图象信号；具有框架形状的密封区27，位于栅线驱动器22R和22L、预充电/测试电路23和图象信号采样电路24的外部，用于放置密封体36；沿底端排列，并借助其间的各向异性导电膜(ACF)38与软带导线39(flexible tape wiring)相连的多个接线端焊盘26；位于接线端焊盘阵列26和密封区27之间的数据线驱动器电路(X驱动器)21，用于根据图象数据给数据线提供图象信号；位于数据线驱动器电路21两端旁边的中继接线端焊盘(所谓的银点(siverpoint))29R和29L，用于给在玻璃基片35上的对电极33供电。
位于密封区27内部的外围电路(栅线驱动器电路22R和22L，预充电/测试电路23和图象信号采样电路24)具有隔离膜25(参考图18)，以便屏蔽入射光，该隔离膜25与最顶层的像素电极14是一样的。
图20是反射液晶板基片31的像素区20的局部放大平面图，图21是沿图20中的A-A’线所作的剖视图。在图21中，数字1表示具有20mm的边的单晶硅P--半导体基片(N--半导体基片也可以)。数字2表示在半导体基片1的器件形成区(MOSFET等)中的上表面(主表面)上形成的P型阱区，数字3表示场氧化膜(所谓的LOCOS)，它是为在半导体基片1的非元件形成区中隔离器件而形成的。图21所示的P型阱区2形成为像素区20的公用阱区，并与用于制造外围电路(栅线驱动器电路22R和22L，预充电/测试电路23，图象信号采样电路24和数据线驱动器21)的器件的P型阱区2’(参考图22)隔离开，其中像素区20设有例如768×1024的尺寸的像素矩阵。
场氧化膜3在每个像素的划分区域中有两个开口。由多晶硅或金属硅化物构成的栅极4a经过在一个开口中央的栅绝缘膜4b形成；在P型阱区2上栅极4a的两侧形成的N+源区5a和N+漏区5b与栅极4a一起形成N沟道MOSFET(绝缘栅场效应晶体管)，用于像素选择。排列在一条线上的多个像素中的栅极4a在扫描线方向(像素线方向)延伸，形成栅线4。
与线方向一致的P型电容电极区8在P型阱区2上另一开口中形成；由多晶硅或金属硅化物构成的电容电极9a与P型电容电极区8一起形成保持电容C，用于保持由用于像素选择的MOSFET所选择的信号，该电容电极9a在P型电容电极区8上形成，它们之间有绝缘膜(介质膜)9b。
第一夹层绝缘膜6在栅电极4a和电容电极9a上形成，并且主要由铝构成的第一金属层在绝缘膜6上形成。
第一金属层包括沿列方向延伸的数据线7(参看图20)；以梳齿形从数据线7伸出，并通过接触孔6a与源区4b导电接触的源极导线7a；和通过接触孔6b与漏区5b导电接触，并通过接触孔6c与电容电极9a导电接触的中继导线10。
第二夹层绝缘膜11在形成数据线7、源极线7a和中继导线10的第一金属层上形成，基本由铝构成的第二金属层在第二夹层绝缘膜11上形成。第二金属层包括覆盖整个像素区20的隔离膜12。作为隔离膜12的第二金属层形成导线12b(参考图22)，用于连接在像素区20的周边形成的外围电路(栅线驱动器电路22R和22L、预充电/测试电路23、图象信号采样电路24和数据线驱动器电路21)中的各器件。
插孔12a设置在隔离薄膜12与中继导线10对应的位置处。第三夹层绝缘膜13在隔离膜12上形成，而基本与一个像素相对应的矩形像素电极14在夹层绝缘膜13上形成，作为反射电极。接触孔16穿过第三和第二夹层绝缘膜13和11形成，从而定位在开口12a内。在通过CVD处理用高熔点金属例如钨填充接触孔16之后，在第三夹层绝缘膜13上形成的高熔点金属层和夹层绝缘膜13的正面通过化学-机械抛光(chemomechanical polishing)(CMP)处理变平，形成镜面。然后，通过低温溅射处理形成铝层，并通过图形化处理形成具有15μm到20μm的边的矩形像素电极14。中继导线10和像素电极14通过柱状连接插头(夹层导电部分)15电连接。钝化膜17在整个像素电极14上形成。
另一方面，可通过CMP处理使第三夹层绝缘薄膜13平面化、设置接触孔和埋置高熔点金属如钨来形成连接插头15。
通过CMP处理对第三夹层绝缘膜13进行的平面化对于沉积具有镜面的像素电极14是必要的，该像素电极14作为每个像素上的反射电极。这种处理对在像素电极14上的介质镜膜的形成也是必要的，该像素电极14和介质镜膜之间有保护膜。CMP处理使用一种由这样的成分构成的浆料(抛光液体)，它能够同时促进在划片(scribing)之前对晶片的化学腐蚀和机械抛光。
然而在像素区20中，用于像素选择的MOSFET、保持电容C的电极导线7a和10，以及隔离膜12被形成为底层。同时，如图22所示，在外围电路区(栅极线驱动器电路22R和22L、预充电/测试电路23、图象信号采样电路24和数据线驱动器电路21)中，在器件之间的电极导线7a和导线12b形成为底层。此外，在接线端焊盘26的区域，形成有由第一金属层构成的下层膜26a和由第二金属层构成的上层膜26b。结果，在沉积第三夹层绝缘膜13之后，用图22中虚线表示的表面高度13a在像素区即刻升高、外围电路区和接线端焊盘区。当通过CMP处理，将具有这种大的不均匀度的第三夹层绝缘膜13的表面抛光时，图22中用实线表示的抛光后的完成高度13b反映出用虚线表示的原来的表面高度13a。根据本发明人的深入研究，很清楚在经受这种抛光处理的液晶板基片31中在像素区上第三夹层绝缘膜13的表面平面化特别重要。
日本未审查的专利公开No.9-68718披露了用于对像素区20上的第三夹层绝缘膜13进行平面化的技术，其中在第一金属层如中继导线10和第二金属层(隔离层)之间设置用于各个像素的金属层的离散的模型图形，以便使高度升高从而抑制隔离膜12的整个表面的不均匀度。当形成中间金属层只是为了使每个像素的高度升高时，要加入额外的淀积夹层绝缘膜的步骤。当降低了抛光之前夹层绝缘膜的表面不均匀度时，在CMP处理中最初的抛光速度自然降低，从而为形成镜表面对夹层绝缘膜13进行的平面化需要长的抛光时间和大量抛光液体。因此在像素区20中的各像素上进行模型图形的淀积在生产工艺方面有导致生产成本增加的缺点。
图23是说明液晶板基片31抛光之后第三夹层绝缘膜13的厚度分布的膜轮廓曲线图，其中形成具有约24,000的厚度的第三夹层绝缘膜13，然后该膜13经受CMP处理，直到在像素区20的中心第三夹层绝缘膜13的剩余厚度达到12,000为止。在图24中，用标记×画出的曲线示出沿图23的a-a’线所作的左封条在垂直方向的剩余厚度分布。在图25中，用标记×画出的曲线示出沿图23的b-b’线所作的中心像素在垂直方向的剩余厚度分布。在图26中，用标记×画出的曲线示出沿图23的c-c’线所作的上封条在横向的剩余厚度分布。在图27中，用标记×画出的曲线示出沿图23的d-d’线所作的中心像素在横向的剩余厚度分布。在图28中，用标记×画出的曲线示出沿图23的e-e’线所作的下封条区域在横向的剩余厚度分布。
如图23到28所示，像素区20和密封区27中最大厚度差约为6,120，因此包括像素区20和密封区27的基片作为一个整体没有充分变平。接线端焊盘26的周边和密封区27的上部和下部中心被过度抛光，而密封区27的右部和左部中心抛光不够。
如图22所示，由于点形的凸起的接线端焊盘26在接线端焊盘区被离散地排列成阵列，用第三夹层绝缘膜13覆盖的凸起部13c将被很快抛光。因此接线端焊盘26的区域的初始抛光速度比像素区20的高。因此，在像素区20充分变平之前，接线端焊盘26的区域可能被过度地抛光，以致露出底层(上层膜26b)。
用于补偿接线端焊盘26的过度抛光的方法包括第三夹层绝缘膜13的厚淀积。根据该方法，即使接线端焊盘26的区域被很快抛光，在底层暴露之前在该区域第三夹层绝缘膜13的平面化也基本完成，因此与初始抛光速度相比抛光速度显著降低。结果，可通过花更多的抛光时间使像素区20变平而不暴露出底层。
厚的第三夹层绝缘膜13的形成引起用于连接插头15的接触孔深度增加，由于这样高的纵横比，使得难于用构成连接插头15的高熔点金属填埋接触孔16。因为连接插头15是越过夹层的导电部分，它穿过第二夹层绝缘膜11、隔离层12和第三夹层绝缘膜13形成，并到达像素电极14，所以接触孔16最初有大的深度。此外，为防止从像素电极14之间的间隙通过开口12a进入到器件如MOSFET和类似器件的光的泄露，必须减小开口12a，因而接触孔16的直径也要减小。接触孔16不可避免地具有高的纵横比。因此需要使要抛光的夹层绝缘膜13变薄。然而如上所述，CMP处理过度地对接线端焊盘26区域中的第三夹层绝缘膜13进行抛光。
如图26和28所示，由于密封区27的上部和下部中心的厚度因接线端焊盘26的区域中的过度抛光而小于像素区，像素区20的上部和下部边缘，以及密封区27的上部和下部中心被过度抛光。因接线端焊盘26的区域的过度抛光，密封区27的右侧和左侧的四个角也将具有小的厚度，而因为在抛光之前密封区27的平坦性造成的低的初始抛光速度，密封区27的右部和左部中心几乎不被抛光。结果，密封区27的右侧和左侧及像素区20的右边缘和左边缘在其中心部分抛光不够。当像素区20的周围边缘和密封区27具有这样的倾斜面时，在抛光之后第三夹层绝缘膜13上形成的像素电极14的反射减小，在液晶组件中难以调节单元的间隙，并且密封体的胶粘性不令人满意。当在CMP处理之后设置用于连接插头15的接触孔16时，因厚度不均匀，难以优化接触孔的腐蚀时间。
鉴于有关在隔离膜和像素电极之间形成的夹层绝缘膜的不协调的问题，以及需要在反射液晶板基片中进行抛光处理的问题，本发明的第一目的是提供一种电光器件基片，如液晶板基片，它包括在形成于基片上的像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，其特征在于电光基片具有这样的结构，它不需要额外的淀积步骤，并且对夹层绝缘膜有均匀的抛光速度，而不使夹层绝缘膜变厚。
本发明的第二目的是提供一种电光器件基片，如液晶板基片，它在密封区和像素区中有变平的夹层绝缘膜的抛光表面，以及提高的像素电极的反射，并且它使得能够容易地调节单元的间隙，有提高的密封体的胶粘性，和优化的接触孔的腐蚀时间。
在为达到第一目的本发明第一方法中，为尽可能均匀地使未抛光的夹层绝缘膜的表面高度变平，通过使用前面形成的导线层，在像素区的整个外部，而不是在像素区的空间上形成用于升高要抛光的夹层绝缘膜高度的模型图形。即，本发明特征在于一种电光器件基片，包括在像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，在该像素区中开关元件与每个像素相对应设置在基片上，在多个导电层中的顶导电层下面至少一个夹层绝缘膜通过抛光变平；基片的特征在于有单个或多个层的模型图形至少设置在在基片上的非像素区形成的接线端焊盘附近，该层包括经受抛光的所述夹层绝缘膜下面的导电层。接线端焊盘包括设置在基片边缘附近的输入接线端焊盘和在基片内部的位置设置的中继接线端焊盘。
由于在这种在接线端焊盘附近设置的模型图形结构中，在接线端焊盘附近形成的要抛光的夹层绝缘膜的表面高度升高，表面高度基本上与像素区中要抛光的夹层绝缘膜的表面高度相同，这样在整个表面上使表面高度一致。均匀的表面在化学机械抛光(CMP)或类似工艺中具有均匀的抛光速度，而没有在接线端焊盘附近和外部的迅速的抛光，并且夹层绝缘膜的抛光的表面比常规表面更平坦。结果，像素区更令人满意地变平，在使用对基片(counter substrate)的单元组件中单元间隙的控制改善，并且抛光之后对像素区中夹层导电部分等的接触孔的腐蚀时间容易确定。
这种均匀抛光的表面防止了因在接线端焊盘部分的过度抛光而暴露出下面的接线端焊盘层，并能实现未抛光的夹层绝缘膜的变薄。由于在像素电极中夹层导电部分处接触孔的纵横比因变薄而得以改善，因而通过有小直径的接触孔实现了小直径的开口部分。结果，隔离性能提高。
夹层导电部分将与开关元件相连的第一导电层和在要抛光的夹层绝缘膜上形成的上部导电层电连接，模型图形可以是下面任何一个由第一导电层构成的第一模型图形、由第一导电层和上部导电层如隔离膜之间形成的第二导电层构成的第二模型图形，以及它们的组合。
当导电模型图形位于像素区外部接线端焊盘附近时，模型图形起隔离膜的作用，因此它防止来自像素区外部的杂散光进入到基片上的像素区中，结果抑制了光电流和改善了开关元件。
由于通过使用各向异性的导电膜进行热压接合，将输入接线端焊盘连接到外部导线上，因此抛光之后在模型图形区上导电颗粒损害变薄的夹层绝缘膜，并且将出现与输入接线端焊盘的短路。当在除输入接线端焊盘附近的导线抽出区之外几乎整个范围上形成模型图形时，两个相邻的输入接线端焊盘将通过模型图形引起短路。
在本发明中，设置在输入接线端焊盘周边的模型图形由多个分隔的模型图形构成，从而使形成的要抛光的夹层绝缘膜表面的高度一致，而在相邻接线端焊盘之间没有短路。随着分隔的模型图形数的增加，短路的可能性下降。
最好在两个相邻输入接线端焊盘之间设置非模型图形区。非模型图形区靠近在热压接合过程中压制的软带导线的导线。如果连续地形成模型图形，则各向异性导电膜中的导电颗粒将增加接线端焊盘和模型图形之间短路的可能性，通过模型图形引起两个接线端焊盘之间的短接(short-cutting)。非模型图形的形成能可靠地防止这种不希望有的短路。
为尽可能防止输入接线端焊盘和分隔的模型图形之间通过各向异性导电膜中的导电颗粒桥接从而短路，输入接线端焊盘和其周边上的分隔的模型图形之间的间距被设置为大于导线和导线附近的模型图形之间的间距。
中继接线端焊盘和其周边上的模型图形之间的间距被设置为大于导线和导线附近的模型图形之间的间距。通常银膏(silverpaste)导致中继接线端焊盘上的导电。即使中继接线端焊盘上的银膏稍稍扩展到中继接线端焊盘之外，该银膏也不会造成与中继接线端焊盘附近的模型图形的短路。
为实现第二目的，本发明第二方法的特征在于，在包围像素区的密封区和接线端焊盘附近设置由单个或多个导电层构成的模型图形，该导电层位于要抛光的夹层绝缘膜下面。当在密封区没有设置模型图形时，在抛光之前夹层绝缘膜在像素区的周边势必具有倾斜的表面。这种倾斜的表面造成上部导电层的隔离膜的低反射，以及因抛光之后夹层绝缘膜不均匀的厚度引起的优化形成孔的腐蚀时间的困难。提供模型图形可解决这种问题。未抛光夹层绝缘膜的表面高度在整个区域，包括密封区、像素区附近上基本上是一致的，因而抛光的夹层绝缘膜几乎没有倾斜的表面和像素区中不均匀的厚度。
如果在有模型图形的密封区的外部不设置模型图形，则抛光之后在密封区上夹层绝缘膜有倾斜的表面。在光电器件的制造中，当固定到对基片上时，倾斜的表面将干扰两基片之间间隙(称为单元间隙)的控制，并导致密封体胶粘性的缺点。
为解决这些问题，最好在密封区的周边区域设置模型图形。
模型图形可以是由电连接到开关元件上的第一导电层构成的第一模型图形、由位于第一导电层和上部导电层如隔离膜之间的第二导电层构成的第二模型图形，或者第一和第二模型图形的组合模型图形。
最好，在密封区和密封区的周边区域设置的模型图形形成在一个孤立的图形上，该孤立的图形与开关元件的控制导线层是同一层。同时，如果需要，在接线端焊盘区附近的模型图形最好形成在一个孤立的图形上，该孤立的图形与开关元件的控制导线层是同一层。通过将图形作为用于抬高底部的基板使用，可更精确地控制抛光的夹层绝缘膜的表面高度的平面化。
此外，本发明的特征在于，由要抛光的夹层绝缘膜下面的导电层构成的一个或多个模型图形设置在驱动器电路的相邻区域，该驱动器电路设置在像素区的周边，并给开关元件提供信号。在密封区和像素区之间的中间区域，模型图形的设置有助于利用抛光进行的夹层绝缘膜的平面化。模型图形可以是由第一导电层构成的第一模型图形、由第二导电层构成的第二模型图形，或第一和第二模型图形的组合模型图形。
此外，本发明的特征在于，单个或多个模型图形设置在密封区的角区域，该密封区设置在像素区的周边，并且模型图形由要抛光的夹层绝缘膜下面的导电层构成，并具有低于密封区的侧边区的周边和在像素区的周边上形成的密封区的角区域的周边的密度。在密封区的角区域，多个分隔的模型图形按组分布，该模型图形不同于在密封侧边和角区域周边上宽的连续的模型图形。因此，在四角密封部分的未抛光夹层绝缘膜的表面粗糙度用因分隔的模型图形引起的不均匀度反映出，并且四角部分与具有连续的宽模型图形的四角部分相比具有较高的初始抛光速度。结果，在四角部分的抛光速度与密封区中的抛光速度相等，并且在像素区和密封区中剩余厚度的变化可减小。
即使当由要抛光的夹层绝缘膜下面的导电层构成的单个或多个模型图形形成在除角区域之外的密封区时，即，即使在四角部分没有形成模型图形时，角部分也要有槽痕并且在像素区周边形成的密封区边界部分也有棱角。因此边界部分在初始阶段容易抛光，并形成倾斜表面。倾斜表面逐渐延伸到内部像素区和密封区。从而可将像素区和密封区作为一个整体使之变平或平面化。
这种模型图形可以是由第一导电层构成的第一模型图形，由第二导电层构成的第二模型图形，或第一和第二模型图形组合的模型图形。
本发明的特征还在于，在基片上的非像素区形成包括位于要抛光的夹层绝缘膜下面的导电层的多个不均匀的模拟像素图形，而不是在非像素区中形成连续的宽模型图形。在具有不均匀的模拟模型图形的基片中，由于在非像素区和在像素区的未抛光夹层绝缘膜具有非常类似的不均匀的表面图形，因此最初的抛光速度在整个基片上几乎相等，并且至少在像素区和密封区中可实现高精度的表面平坦性。
最好在基片上沿两个尺寸的方向重复形成多个不均匀的模拟像素图形，以使这种布置具有空间规则性。这种规则性与不均匀像素图形的空间规则性对应，如在像素区中的矩阵。使像素区和密封区上的表面进一步显著变平或平面化。
不均匀的模拟像素图形可以是由第一导电层构成的第一模型图形，由第二导电层构成的第二模型图形，或者是第一和第二模型图形的组合模型图形。包括夹层绝缘膜的图形的模拟像素图形将更接近地模仿像素图形。
最好，不均匀模拟像素图形至少由模拟栅线和模拟数据线形成。这些在像素中形成典型的不均匀度，并与像素区中不均匀度的规则性有关。
使用电光器件基片制造出电光器件，并且该电光器件适用于各种电子器件的显示部分中，例如投影显示器件的光阀。
图1是根据本发明实施例1的用于反射液晶板反射的液晶板基片的布局平面图。
图2是沿图1的B-B’线所作的剖视图。
图3是与图1中的剖面结构相对应的输入接线端焊盘的另一结构的剖视图。
图4是实施例1的反射液晶板基片中像素区和密封区附近的局部平面图。
图5是实施例1的反射液晶板基片中数据线驱动器电路附近的局部平面图。
图6是实施例1的反射液晶板基片中接线端焊盘附近的局部平面图。
图7是说明实施例1的反射液晶板基片中接线端焊盘和软带导线之间的连接的局部平面图。
图8是沿图7的A-A’线所作的剖视图。
图9是根据实施例1的反射液晶板基片中中继接线端焊盘的周边的局部平面图。
图10是说明根据实施例1在液晶板基片抛光之后第三夹层绝缘膜的厚度分布的膜轮廓曲线图，其中具有厚度约为24,000的第三夹层绝缘膜13被形成，并在之后经受CMP处理，直到在像素区的中心第三夹层绝缘膜的剩余厚度达到12,000为止。
图11是根据本发明第二实施例在反射液晶板基片中密封区的四角部分的局部平面图。
图12是沿图11的C-C’线所作的剖视图。
图13是说明根据实施例2液晶板基片抛光之后第三夹层绝缘膜的厚度分布的膜轮廓曲线图，其中形成具有约24,000的厚度的第三夹层绝缘膜，然后该膜经受CMP处理，直到在像素区的中心第三夹层绝缘膜的剩余厚度达到12,000为止。
图14是根据本发明实施例3反射液晶板基片中密封区的四角部分的局部平面图。
图15是沿图14的C-C’线所作的剖视图。
图16图是说明根据实施例3液晶板基片抛光之后第三夹层绝缘膜的厚度分布的膜轮廓曲线图，其中形成具有约24,000的厚度的第三夹层绝缘膜，然后该膜经受CMP处理，直到在像素区的中心第三夹层绝缘膜的剩余厚度达到12,000为止。
图17是将反射液晶板用作光阀的作为投影显示设备的例子的图象投影机的示意图。
图18是反射液晶板的剖视图。
图19是常规反射液晶板中使用的反射液晶板基片的平面图。
图20是图19中反射液晶板基片的像素区的局部平面图。
图21是沿图13的A-A’线所作的剖视图。
图22是沿图12的B-B’线所作的剖视图。
图23是说明图19中所示的常规反射液晶板基片抛光之后第三夹层绝缘膜的厚度分布的膜轮廓曲线图，其中形成具有约24,000的厚度的第三夹层绝缘膜，然后该膜受经CMP处理，直到在像素区的中心第三夹层绝缘膜的剩余厚度达到12,000为止。
图24是沿常规实施例中的图23、实施例1中的图10、实施例2中的图13和实施例3中的图16的a-a’线所作的封条左侧在垂直方向的剩余膜厚度分布曲线。
图25是沿常规实施例中的图23、实施例1中的图10、实施例2中的图13和实施例3中的图16的b-b’线所作的像素中心在垂直方向的剩余膜厚度分布曲线。
图26是沿常规实施例中的图23、实施例1中的图10、实施例2中的图13和实施例3中的图16的c-c’线所作的封条上侧在横向的剩余膜厚度分布曲线。
图27是沿常规实施例中的图23、实施例1中的图10、实施例2中的图13和实施例3中的图16的d-d’线所作的像素中心在横向的剩余膜厚度分布曲线。
图28是沿常规实施例中的图23、实施例1中的图10、实施例2中的图13和实施例3中的图16的e-e’线所作的像素中心在横向的剩余膜厚度分布曲线。
现将参照附图描述根据本发明的实施例。图1是根据本发明实施例1的反射液晶板基片的布局平面图，图2是沿图1的B-B’线所作的剖视图。
根据如图1所示的本实施例的反射液晶板基片131包括与在图18和19中所示的常规液晶板基片31一样，配有如图18所示的像素电极14的矩阵的矩形像素区(显示区)20；位于像素区20的右侧和左侧外部的栅线驱动器电路(Y驱动器)22R和22L，用于扫描栅线(扫描电极或线电极)；预充电/测试电路23，用于数据线(信号电极或列电极)；位于像素电极14底侧外部的图象信号采样电路24，用于根据图象数据给数据线提供图象信号；位于栅线驱动器电路22R和22L、预充电/测试电路23和图象信号采样电路24外部的密封区27，用于放置密封体36(参看图18)；沿底端排列，并通过其间的各向异性导电膜与软带导线粘连的多个接线端焊盘26；位于接线端焊盘阵列26和密封区127底侧之间的数据线驱动器电路(X驱动器)21，用于给图象信号采样电路24提供采样信号；位于数据线驱动器21两端旁边的中继接线端焊盘(所谓的银点)29R和29L，用于给在玻璃基片35上的对电极33供电。每个栅线驱动器电路22R和22L以及数据线驱动器电路21具有移位寄存器，以便根据移位寄存器中移位数据的传递，分别给栅线提供扫描信号和给图象采样电路24提供采样信号。信号采样电路24根据采样信号给数据线提供图象信号。
在本实施例中，具有框架形状并包围像素区20的密封区127形成如用阴影线表示的孤立的宽连续模型图形区。输入接线端焊盘26、中继接线端焊盘29R和29L以及数据线驱动器电路21被如阴影线所示的宽连续模型图形区包围。
液晶板基片131的像素区20的平面和剖视结构分别与如图20和21所示的相同。如图2所示，P阱区2形成在P--半导体基片1(N--半导体基片也可以)的上表面上，该半导体基片1由单晶硅构成，具有大的尺寸(约20mm的边)，并且在其上形成有场氧化膜(所谓LOCOS膜)。P型阱区2形成为像素区20的公用阱区，并与用于制造外围电路(栅线驱动器电路22R和22L，预充电/测试电路23，图象信号采样电路24和数据线驱动器21)的器件的P型阱区2’隔离开，其中像素区20设有例如768×1024的尺寸的像素矩阵。
场氧化膜3在每个像素的分隔区域中有两个开口。由多晶硅或金属硅化物构成的栅极4a经过在一个开口中央的栅绝缘膜4b形成；在P型阱区2上栅极4a的两侧形成的N+源区5a和N+漏区5b与栅极4a一起形成开关元件，即N沟道MOSFET(绝缘栅场效应晶体管)，用于像素选择。如图20所示，排列在一条线上的多个像素中的栅极4a沿扫描线方向(像素线方向)延伸，形成栅线4。
尽管图2中未示出，但与线一致的P型电容电极区8在P型阱区2上另一开口中形成。由多晶硅或金属硅化物构成的电容电极9a与P型电容电极区8一起形成保持电容(积累电容)C，用于保持由用于像素选择的MOSFET所选择的信号，该电容电极9a在P型电容电极区8上形成，二者之间有绝缘膜(介质膜)9b。
保持电容9a可通过起MOSFET中的栅极4a的作用的多晶硅或金属硅化物层的膜沉积工艺而形成，该MOSFET用于像素选择。保持电容9a下面的绝缘膜(介质膜)9b也可通过栅极绝缘膜4b的绝缘膜沉积工艺而形成。绝缘膜9b和4b通过热氧化处理形成并且具有大约400到800的厚度。电容电极9a和栅极4a具有厚度为1000到2000的多晶硅层和厚度为1000到3000的高熔点金属如Mo或W的硅化物层的组合结构。通过在作为掩膜的栅极4a两侧的基片表面上进行的N型杂质的自调节离子注入工艺，形成源极和漏极5a和5b。
通过包括离子注入和热处理(再扩散)的掺杂工艺形成P型电容电极区8。离子注入可在栅极形成之前进行。在绝缘膜9b形成之后，掺杂与P型阱2中相同的杂质以便P型阱2的表面有比它内部更高的杂质含量，并形成低阻层。在P型阱2中杂质含量较好是1×1017cm-3或者更少，和更好是从1×1016cm-3到5×1016cm-3。在源极和漏极区5a和5b较好的杂质含量范围是从1×1020cm-3到3×1030cm-3。在P型电容电极区8较好的杂质含量范围是从1×1018cm-3到5×1019cm-3，考虑到作为保持电容C的组成部分的绝缘膜9b的可靠性和抗压性(pressure resistance)，更好是从1×1018cm-3到1×1019cm-3。
第一夹层绝缘膜6在栅极4a和电容电极9a上形成，并且基本由铝构成的第一导电层(以后称为第一金属层)在绝缘膜6上形成。第一金属层包括沿列方向延伸的数据线7(参考图20)，象梳齿一样从数据线7开始延伸，并通过接触孔6a与源区4a导电接触的源极导线7a，通过接触孔6b与漏区5b导电接触并通过接触孔6c与电容电极9a导电接触的中继导线10。
第一夹层绝缘膜6通过例如沉积厚度约为1000的HTO膜(通过高温CVD工艺形成的硅氧化膜)和沉积厚度约为8000到10000的BSPG膜(有硼和磷的硅酸盐玻璃膜)来形成。形成源极导线7a和中继导线10的第一金属层具有例如按从底开始这样的次序由Ti/TiN/AL/TiN构成的四层结构。
底Ti层具有约100到600的厚度，第二TiN层具有约1000的厚度，第三Al层具有约4000到10,000的厚度，顶TiN层具有约300到600的厚度。
第二夹层绝缘膜11形成在第一金属层上，并且由铝构成的第二导电层(以下称为第二金属层)形成在第二夹层绝缘膜11上。第二金属层覆盖了像素区20的大部分，并且包括用于屏蔽两个相邻像素电极14之间的间隔部分的隔离膜12。形成隔离膜12的第二金属层在外围电路(栅线驱动器电路22R和22L，预充电/测试电路23，图象信号采样电路24和数据线驱动器电路21)中被用作连接导线12b(参考图2)。
第二夹层绝缘膜11通过例如利用等离子CVD工艺由原硅酸四乙酯(tetraethyl ortho-silicate)(TEOS)沉积厚度约为3000到6000的硅氧化膜(后文称为TEOS膜)，在其上沉积旋涂玻璃膜(SOG)，利用深腐蚀工艺对其进行腐蚀，并在其上沉积厚度约为2000到5000的第二TEOS膜来形成。
形成隔离膜12和类似部分的第二金属层与第一金属层具有同样的结构，例如从底开始形成的Ti/IiN/Al/TiN四层结构。
底Ti层具有约100到600的厚度，第二TiN层具有约1000的厚度，第三Al层具有约4000到10,000的厚度，顶TiN层具有约300到600的厚度。
插孔12a设置在隔离膜12与中继导线10对应的位置处。第三夹层绝缘膜13形成在隔离膜12上，大体与一个像素对应的矩形像素电极14作为反射电极形成在夹层绝缘膜13上。第三夹层绝缘膜可以象在第二夹层绝缘膜11中那样形成，即通过沉积厚度约为3000到6000的TEOS膜，在其上沉积SOG膜，利用深腐蚀工艺对其进行腐蚀，并沉积厚度约为16,000到24,000的第二TEOS膜。另一方面，第三夹层绝缘膜可只由TEOS膜形成，而不是由在两个TEOS膜之间插入的SOG膜形成。在这种情况下厚度范围最好从16,000到24,000。为提高抗湿性，可在TEOS膜下面或上面形成氮化硅膜。当氮化硅膜为上部膜时，在沉积氮化硅膜之前通过CMP工艺使TEOS膜变平，或者通过CMP工艺使氮化硅膜变平。
接触孔16穿过第三和第二夹层绝缘膜13和11形成，从而位于隔离膜12的开口12a内。在通过CVD工艺用高熔点金属如钨填充接触孔16后，利用化学机械抛光(CMP)工艺使在第三夹层绝缘膜13上形成的高熔点金属层和夹层绝缘膜13的正面变平，形成镜面。抛光之后，在最薄的部分，夹层绝缘膜13的剩余厚度被调整在约4,000到10,000。
接着，通过低温溅射工艺形成厚度为约300到5,000的铝层，并通过图形化工艺形成边为15μm到20μm的矩形像素电极14。由高熔点金属构成的连接插头(夹层导电部分)15越过隔离层12的一个金属层，使中继导线10和像素电极14电连接。可通过CMP工艺使第三夹层绝缘膜13平面化、设置接触孔和在其中埋置高熔点金属如钨来形成连接插头15。另一方面，可扩大在第二金属层12中的开口12a，在该开口12a中可形成由第二金属层12构成并具有例如矩形形状的第二中继导线，第一中继导线10和第二中继导线可相互连接，并且可通过连接插头15将第二中继导线连接到像素电极14上。由氧化硅或类似物质构成的厚度约为500到2,000的钝化膜17形成在整个像素电极14上。校准膜(alignment film)形成在整个钝化膜17上，并在液晶板制造中经受摩擦(rubbing)处理。在本实施例中，尽管像素电极14是由第三导电层(以下称为第三金属层)形成的，但当基片是通过用于沉积多个金属层的工艺形成时，像素电极14也可在上部层中形成。在所有情况下，像素电极15都由最上边的金属层形成。
如上所述，氧化硅膜被用作覆盖像素区20的钝化膜17，而厚度约为2,000到10,000的氮化硅膜被用于外围电路区、密封区和划片部分中。在钝化膜17上可形成介质镜膜。
如图1所示，占据矩形半导体器件1的大部分的像素区20被具有框架形状的密封区127包围。密封区127形成在像素区20和不包含液晶的非像素区(外围电路区，接线端焊盘区和划片区)之间的边界区域。在本实施例中，密封区127包括部分外围电路(栅线驱动器电路22R和22L，预充电/测试电路23和图象信号采样电路24)，这样只有数据线驱动器电路21位于密封区127的外部。当然，数据线驱动器电路21也可位于密封区127内部。
在本实施例中，如图2所示，密封区127的剖面结构包括由多晶硅或金属硅化物构成的形成在场氧化膜3上并与栅极4a分隔开的宽连续图形127a；由第一金属层构成的宽连续下部模型图形A；和由第二金属层构成的孤立的宽连续上部模型图形B。图形127a可通过用于栅电极4a的工艺来形成。模型图形A和B可分别通过用于第一和第二金属层的工艺来形成。第三夹层绝缘膜13的表面高度与图形127a和模型图形A和B的厚度相应的厚度被均匀地升高，并且大体上与像素区和外围电路区的表面高度相等。
如图4到6和图9中的阴影线所示，在位于密封区127外部的数据线驱动器电路21的周边和中继接线端焊盘29R和29L及输入接线端焊盘26的周边除导线区外形成一个模型图形区，该模型图形区电浮置或固定在电源电压上。在本实施例中，输入接线端焊盘26具有用作为第一金属层的下部层26a和作为第二金属层的上部层26b堆叠的结构，并且模型图形区的剖面结构包括形成在场氧化膜3上的第一夹层绝缘膜6上的作为第一金属层的宽连续下部模型图形A；和形成在第二夹层绝缘膜11上的作为第二金属层的宽连续上部模型图形B。模型图形A和B可以通过用于金属层的工艺形成。第三夹层绝缘膜13的表面高度在膜形成之后即刻被与模型图形A和B的厚度相应的厚度均匀地升高，并且借助相邻区域的升高效果，输入接线端焊盘26正上方的高度大体上与像素区和外围电路区的表面高度相等。
如图4和5所示，孤立的矩形导线间模型图形M位于在边界区X中从数据线驱动器电路21开始延伸的多个导线LOUT之间，该边界区X处于密封区127的下部边和数据线驱动器电路21之间。导线间模型图形M也可通过用于金属层的工艺形成。
在输入接线端焊盘26的形成中，上部层26b被埋置到在下部层26a上的第二夹层绝缘膜11中设置的大开口中因而在上部层26上形成大的槽痕，并且在上部层26正上方的第三夹层绝缘膜13也不可避免地有槽痕。当第三夹层绝缘膜13的沉积工艺包括SOG膜的形成时，在一定程度上可减轻上部层26上的槽痕。
由于输入接线端焊盘26的区域显著大于导线电极的接触孔的区域，因此在输入接线端焊盘26正上方的第三夹层绝缘膜13上的槽痕不能只通过额外形成SOG膜来补偿。
图3是输入接线端焊盘的另一结构的剖视图。图3中，在下部层26a上形成多个小接触孔之后，通过埋置上部层26b’形成接线端焊盘26’。在这种结构中，用于上部层26b’的材料掉入接触孔的现象受到抑制，并且独立地形成了细小的槽痕；从而使上部层26b’的表面变平。结果，形成的第三夹层绝缘膜13的表面容易变平，而不会反映出那些细小的槽痕。
在如上所述的本实施例中，垂直地形成宽连续模型图形(模型图形A和B)，从而使图形的密度在像素区和外围电路区的外部的整个区域中几乎达到100％，因此在沉积之后第三夹层绝缘膜13的表面高度在整个基片上基本一致。图2和3中的实线示出在CMP抛光处理之后第三夹层绝缘膜13的已抛光的表面高度。由于在抛光之前夹层绝缘膜13的表面在输入接线端焊盘26和26’的区域没有明显高出，因此实现了均匀和中等的抛光速度，而不暴露出输入接线端焊盘26和26’。CMP抛光时间可增加，并因此与常规深度(约4,000)相比抛光深度也可增大。这种均匀抛光速度的优点造成抛光之后第三夹层绝缘膜13的厚度减小。在像素区20中隔离膜12的开口12a上设置的接触孔16的纵横比和连接插头15的直径减小，使开口12a的开口区域减小，结果提高了屏蔽性能。在没有形成SOG膜的CMP抛光工艺中，增加的抛光深度可以减缓当第三夹层绝缘膜只由TEOS膜构成时形成的开口12a处的深台阶。因此，可简化第三夹层绝缘膜13的沉积工艺，结果提高了生产率。
如在图1的平面布局中阴影线所示，在本实施例中，模型图形区位于除数据线驱动器电路21、信号导线、电源导线、输入接线端焊盘26和中继接线端焊盘29R和29L之外的几乎整个密封区127的外部上。如图4和5所示，形成在导线LOUT和基片右侧和左侧的模型图形NR和NL之间的矩形导线间模型图形M排列在数据线驱动器电路21(包括移位寄存器和根据移位寄存器的输出形成采样信号的逻辑电路)和密封区127之间的中间区域X中。导线LOUT和导线间模型图形M之间的间距约为5μm。用于采样信号输出的输出导线LOUT从数据线驱动器电路21(移位寄存器和逻辑电路)开始延伸到图象信号采样电路24，因此导线间模型图形具有矩形形状。如图6所示，有两种从输入接线端焊盘26的区域延伸到基片内部的导线，即用于向数据线驱动器电路21输入信号(DXIN(数据信号)、电源Vddx和Vssx、时钟信号和反向时钟信号)的导线LIN，和用于向栅线驱动器电路22R和22L及预充电/测试电路23输入信号(DYIN(数据信号)、电源Vddy和Vssy、时钟信号和反向时钟信号)的导线。因此从输入接线端焊盘26抽出的向列方向(在图中为垂直方向)的导线L被分成引向数据线驱动器电路21的导线LIN和在导线区中在线方向(在图中为横向)上的其它导线。这样，输入接线端焊盘26、在输入导线之间形成的多个孤立的矩形分隔模型图形S1到S3、和在向数据线驱动器电路21输入的导线LIN之间形成的孤立的矩形导线间模型图形T位于输入接线端焊盘26的区域和数据线驱动器电路21之间的中间区域Y中。在图6中，示出的输入接线端焊盘26的数量是减少的。
每个输入接线端焊盘26的平面形状包括作为主要部分的矩形导电接触部分261和从导电接触部分261的右侧或左侧延伸到基片内部(在列方向上)的具有小宽度的导线抽出部分262。位于基片中心线右侧的每个输入接线端焊盘26的导线抽出部分262定位在导电接触部分261的左侧，而位于基片中心线左侧的每个输入接线端焊盘26的导线抽出部分262定位在导电接触部分261的右侧。在横向方向上孤立的矩形分隔模型图形S2排列在导线抽出部分262之间。进而，孤立的矩形分隔模型图形S3形成在带有从导线抽出部分262抽出的导线L的导线抽出部分262的端部之间。孤立的矩形分隔模型图形S1形成在基片侧边输入接线端焊盘26的边缘旁边。
在基片的右侧和左侧模型图形NR和NL延伸到输入接线端焊盘26的位置，而孤立的分隔模型图形S2’形成在输入接线端焊盘26的最右边和最左边的导线抽出部分262旁边的空间。模型图形NR和NL的末端与输入接线端焊盘26的末端处于同一水平，而孤立的分隔模型图形S0设置在基片角上模型图形NR和NL末端的旁边。这些分隔的模型图形的平面形状不局限于矩形(包括方形)，可选择各种形状(三角形，多边形和曲线形)。例如，可设置六边形分隔模型图形以形成蜂窝形状。
如图18所示，通过热压接合，这些输入接线端焊盘26可借助它们之间的各向异性导电膜(ACF)38连接到软带导线39上。图6中的虚线表示被各向异性的导电膜38占据的区域的边沿。如图7和8所示，软带导线39包括绝缘软带39a和连接到其上的多个条形引线39b。各向异性导电膜38夹插在软带39a的边沿和输入接线端焊盘26的阵列之间。
各向异性导电膜38由颗粒大小约为5μm到10μm的导电颗粒38a和绝缘胶粘树脂38b构成。压制软带39a使厚度降低到约2μm到10μm。由于每个接线端焊盘26和相应的软带导线39的引线39b是借助压制的离散分布的导电颗粒38a导电连接的，因此各向异性导电膜38只在垂直方向上有导电性。同样在图7和8中，示出的输入接线端焊盘26的数量是减少的。
通过在输入接线端焊盘26的周边上沉积模型图形区(模型图形A和B)，在输入接线端焊盘26上形成的第三夹层绝缘膜13的表面高度不是被单独升高，而是大体与像素区20的表面高度相等；因此在抛光工艺中，在输入接线端焊盘26的区域最初的抛光速度降低，防止了输入接线端焊盘26被抛光，可实现第三夹层绝缘膜13的变薄。如果模型图形区在输入接线端焊盘26周围连续地形成，则在各向异性导电膜38热压接合后，将通过导电颗粒38a和模型图形在输入接线端焊盘26之间产生短路。
对比之下，在本实施例中，在输入接线端焊盘26之间没有设置模型图形，因此没有提供模型图形E，并且输入接线端焊盘26被分隔的模型图形S1到S2包围，防止了输入接线端焊盘26之间的短路。为防止通过各向异性导电膜38的短路，输入接线端焊盘26和分隔的模型图形S0到S2之间以及各个分隔的模型图形S0到S2之间的间距比导线L和模型图形S3之间的间距(约5μm)宽。
为进一步抑制紧接在膜沉积之后在输入接线端焊盘26的区域中第三夹层绝缘膜13的起伏，可在输入接线端焊盘26之间形成模型图形，并且在输入接线端焊盘26之间的模型图形也被分成分隔的模型图形，以便防止输入接线端焊盘26之间的短路。当分隔的模型图形数量增加时，短路的可能性降低；但当该数量增加时，紧接在膜沉积之后在模型图形区中第三夹层绝缘膜13的表面起伏很明显。因此，最好选择中等数量。这些分隔的模型图形的平面形状不局限于矩形(包括方形)，可选择各种形状(三角形、多边形和曲线形)。例如，可设置六边形分隔的模型图形以形成蜂窝形状。
图9是中继接线端焊盘29R的周边的局部平面图。中继接线端焊盘29R(29L)是连接到导线L(用于为转换输入电压的极性提供标准电压，该输入电压用于液晶的交流电流驱动)上的矩形焊盘，并用银膏连接到玻璃基片35的对电极33上，该导线L来自数据线驱动器电路21旁边的最外边的接线端焊盘26。中继接线端焊盘29R(29L)被模型图形NR和NL包围。结果，如在接线端焊盘26中一样，紧接在膜沉积之后，第三夹层绝缘膜13的表面高度是一致的。
在本实施例中，中继接线端焊盘29R和模型图形NR之间的间距例如被设置为70μ，以便即使在涂敷的银膏稍稍伸出时也能防止短路。即，中继接线端焊盘29R和模型图形NR之间的间距比导线和最近的模型图形之间的间距宽。包围中继接线端焊盘29R的模型图形可以是分隔的模型图形。
图10是说明根据实施例1在液晶板基片131抛光之后第三夹层绝缘膜13的厚度分布的膜轮廓曲线图，其中具有厚度约为24,000的第三夹层绝缘膜13被形成，并在之后经受CMP处理，直到在像素区20的中心第三夹层绝缘膜13的剩余厚度达到12,000为止。在图24中，用标记△画出的曲线示出沿图10的a-a’线所作的左封条在垂直方向的剩余厚度分布。在图25中，用标记△画出的曲线示出沿图10的b-b’线所作的中心像素在垂直方向的剩余厚度分布。在图26中，用标记△画出的曲线示出沿图10的c-c’线所作的上封条在横向的剩余厚度分布。在图27中，用标记△画出的曲线示出沿图10的d-d’线所作的中心像素在横向的剩余厚度分布。在图28中，用标记△画出的曲线示出沿图10的e-e’线所作的下封条区域在横向的剩余厚度分布。
这些曲线证明在像素区20和密封区127之间最大厚度差为2,720，并且轮廓线之间的间距(与1,000的厚度差对应)明显大于图23中的情况。像素区20的平坦性提高2倍或更多。
在整个基片(芯片)上厚度的最大差值下降到约2,910。密封区127的顶侧有槽痕的中心部分的斜度下降到约一半或更少，密封区127的底侧槽痕的中心部分的斜度下降到约四分之一或更少。密封区127的右侧和左侧在顶角(top corner)处有最小的厚度，因此防止了中心的凸起，并且斜度下降到四分之一或更少。宽连续模型图形区(模型图形A和B)在像素区和外围电路区的几乎整个外部造成这种明显的改善。
在像素区20中厚度的最大差值降低到1,000或更小较好。在像素区20的厚度分布中，像素中心的垂直线与厚度的凹点(trough)线对应，而输入接线端焊盘26的中心区与最大厚度(约14,500)对应。与图23中的常规情况相比，这提示出输入接线端焊盘26的区域中抛光不够。图11是根据本发明第二实施例在反射液晶板基片中密封区的四角部分的局部平面图。图12是沿图11的C-C’线所作的剖视图。在图11中，带有点状图形的区域表示第一金属层，带有阴影线的区域表示第二金属层，而第三金属层未示出。除下面描述的以外的结构与根据实施例1的反射液晶板基片的结构相同。
反射液晶板基片231具有与根据实施例1的反射液晶板基片基本相同的结构。像素区20被孤立的宽连续模型图形区(第一金属层的模型图形A和第二金属层的模型图形B)的密封区127所包围。输入接线端焊盘26、中继接线端焊盘29R和29L以及数据线驱动器电路21也被宽连续模型图形区(第一金属层的模型图形A和第二金属层的模型图形B)所包围。与宽连续模型图形，如在实施例1中位于密封侧的导线LOUT之间的模型图形A不同，在密封区127的四角密封部分127C处的矩形区域中，第一金属层的模型图形形成包括多个独立的分隔图形的组。具体地说，各具有不同面积的多个矩形分隔图形a在垂直方向和横向分开地排列，并具有50％或更小的图形密度。分隔图形a具有小于输入接线端焊盘26的互不相同的面积。在四角密封部分127C处第二金属层的模型图形B’具有矩形宽连续表面。结果如图12中的虚线所示，在四角密封部分127C第三夹层绝缘膜13的未抛光表面反映出分隔的模型图形a的不均匀度的粗糙度。
在设置有在四角密封部分127C具有低的密度分布的分隔模型图形的基片上第三夹层绝缘膜13的表面的CMP处理中，四角密封部分127C具有比密封区127的平缓的隆起处侧更高的初始抛光速度，。因此在抛光期间被在四角密封部分127C处的四个单元包围的密封区127的抛光速度等于内部区域的抛光速度，并且像素区20和密封区127之间剩余厚度的差别受到抑制。特别是，预先使四个单元的角部分127a中的密封区127的底侧的右角和左角有粗糙性是重要的。
当分隔的模型图形a具有大体相等的面积，并在四角密封部分127C处均匀或随机分布时，减小的图形密度(每单位面积上减小的全部模型图形面积的比率)会造成更大的模型图形a之间的间距，并因此模型图形a具有小的分布密度。结果，第三夹层绝缘膜13的初始抛光速度高于四角密封部分127C周边的初始抛光速度，倾斜的表面首先在四角密封部分127C的周边形成，并且在抛光期间倾斜的表面逐渐向内部扩展。如果图形密度相同，当降低分隔模型图形a的数量时，和当增加分隔模型图形a的面积时，则这些是起伏的并具有更大的初始抛光速度。与上述情况相同，四角密封部分127C的边界快速形成倾斜的表面，并且在抛光期间倾斜的表面逐渐向内部扩展。由于在本实施例中设置了用于加快四角密封部分127C与其周边相比的初始抛光速度的模型图形分布，因此剩余厚度受作为标准厚度的四角密封部分127C的剩余厚度的影响，并从而可以容易地使剩余厚度在与被四个单元的四角密封部分127C包围的密封区127周边和像素区20相等。因此，密封区127和像素区20变平或被平面化。
如图11所示，在四角密封部分127C，多个矩形分隔模型图形a沿垂直方向排列在密封区的右侧和左侧，并且多个矩形分隔模型图形a沿横向排列在密封区的顶侧和底侧。在纵向(垂直)边具有最高初始抛光速度的每个垂直矩形分隔模型图形a被认为有助于密封区的垂直方向的平面化，而在纵向(横向)边具有最高初始抛光速度的每个横向矩形分隔模型图形a被认为有助于密封区的横向方向的平面化。在本实施例中，垂直矩形分隔模型图形a没有排列在密封部分的顶侧和底侧附近，而横向矩形分隔模型图形a没有排列在密封部分的右侧和左侧附近。而是，垂直矩形分隔模型图形a排列在密封部分的右侧和左侧附近，而横向矩形分隔模型图形a排列在密封部分的顶侧和底侧附近。结果，通过在垂直和横向方向的这些模型图形的高的初始抛光速度实现了在四角密封部分127C的高的初始抛光速度。
对分隔模型图形a的形状、阵列和图形密度的改变将进一步改善密封区127和内部区域的平面化。
当四角密封部分127C没有模型图形(图形密度为零)时，由于角从其周边开始有槽痕和边界部分凸起，因此在抛光的初始阶段边界容易被抛光，从而形成倾斜的表面。倾斜的表面逐步向内部区域扩展。结果，像素区20和密封区完全变平或被平面化。
图13是说明根据实施例2液晶板基片231抛光之后第三夹层绝缘膜13的厚度分布的膜轮廓曲线图，其中形成具有约24,000的厚度的第三夹层绝缘膜13，然后该膜13经受CMP处理，直到在像素区20的中心第三夹层绝缘膜13的剩余厚度达到12,000为止。在图24中，用标记□画出的曲线示出沿图13的a-a’线所作的左封条在垂直方向的剩余厚度分布。在图25中，用标记□画出的曲线示出沿图13的b-b’线所作的中心像素在垂直方向的剩余厚度分布。在图26中，用标记□画出的曲线示出沿图13的c-c’线所作的上封条在横向的剩余厚度分布。在图27中，用标记□画出的曲线示出沿图13的d-d’线所作的中心像素在横向的剩余厚度分布。在图28中，用标记□画出的曲线示出沿图13的e-e’线所作的下封条区域在横向的剩余厚度分布。
这些曲线证明在像素区20和密封区127之间最大厚度差为1,380，并且轮廓线之间的间距(与1,000的厚度差对应)大于图10中的情况。与实施例1相比，像素区20的平坦性提高2倍或更多。由于包括宽连续模型图形的输入接线端焊盘26的区域抛光不够并仍具有大的厚度，在整个基片(芯片)上厚度的最大差值为约2,500。与实施例1相比，密封区127的顶侧有槽痕的中心部分的斜度下降到约一半或更少。密封区127的右侧和左侧基本上是平坦的，因为在密封区127的右下角和左下角有低图形密度的模型图形促进抛光。
然而如图13所示，密封区在右下角和左下角的周边仍具有大的厚度，因此在像素区20和密封区127中厚度的最大差值不小于100。当四角密封部分127C没有模型图形a(图形密度为零)时，内部像素区20进一步变平或被平面化，但四角密封部分127C的周边可能有陡的斜度。可以这样形成模型图形a，即从右底角和左底角(bottom right and left corner)127C开始到右侧和左侧的上部位置或到底侧的中心部分使图形密度降低。在这种情况下，像素区20和密封区127可进一步变平或被平面化。图14是根据本发明实施例3反射液晶板基片中密封区的四角部分的局部平面图。图15是沿图14的C-C’线所作的剖视图，在图14中，带有点状图形的区域表示第一金属层，带有阴影线的区域表示第二金属层，而第三金属层未示出。除下面描述的以外的结构与根据实施例1的反射液晶板基片的结构相同。
在本实施例中的反射液晶板基片331具有位于包围像素区20的密封区227及其外部区域上的作为模型图形矩阵(二维重复的图形)的不均匀模拟像素图形P。不均匀模拟像素图形P垂直地和水平地延伸到数据线驱动器电路21、中继接线端焊盘29R和29L和输入接线端焊盘2的周边上。在第三夹层绝缘膜13上，每个不均匀模拟像素图形P产生类似于像素区20中的像素图形并具有与每个像素相似的体积的不均匀图形。
在本实施例中，每个不均匀模拟像素图形包括具有与位于像素最底层上的栅线4基本相等的宽度的第一金属层的模拟栅线4P；像素的第一金属层的数据线7；具有与源极导线7a和中继导线10基本相等的宽度的第一金属层的模拟数据线7P；模拟源极导线7aP；模拟中继导线10P；和模仿像素部分中第二金属层的隔离膜12的第二金属层的宽的模拟隔离膜12P。底层导线和第一金属层的图形密度在每个像素中约为25％，因此由第一金属层和第二金属层构成的不均匀模拟像素图形P的图形密度被设置为基本上相同的值。
在上部和下部密封区(侧)227的周边和边界区域X’，从数据线驱动器电路21到像素信号采样电路24的第一金属层的信号导线LOUT被用作模拟数据线7P。第一金属层的模拟栅线4P’和模拟源极导线7aP’未连接到模拟数据线7P上。
不均匀模拟像素图形P在基片上垂直地和水平地重复，但不均匀模拟像素图形P的矩阵与本实施例中的像素区20的矩阵稍有不同。可以通过改变外围电路区如数据线驱动器电路21、像素信号采样电路24和栅线驱动器电路22R和22L中器件的布局，和信号导线LOUT的布局来使不均匀模拟像素图形P和像素区20的矩阵统一。
在设置有不均匀模拟像素图形P的基片331上，在CMP处理之前，在除了像素区20的第三夹层绝缘膜13的区域的表面上周期性地排列了象不均匀像素图形这样的不均匀表面图形。因此，从初始抛光阶段开始使抛光速度在整个基片331上一致，并且至少像素区20和密封区227可以高精度变平或被平面化。
图16图是说明根据实施例3液晶板基片331抛光之后第三夹层绝缘膜13的厚度分布的膜轮廓曲线图，其中形成具有约24,000的厚度的第三夹层绝缘膜13，然后该膜13经受CMP处理，直到在像素区20的中心第三夹层绝缘膜13的剩余厚度达到12,000为止。在图24中，用标记○画出的曲线示出沿图16的a-a’线所作的左封条在垂直方向的剩余厚度分布。在图25中，用标记○画出的曲线示出沿图16的b-b’线所作的中心像素在垂直方向的剩余厚度分布。在图26中，用标记○画出的曲线示出沿图16的c-c’线所作的上封条在横向的剩余厚度分布。在图27中，用标记○画出的曲线示出沿图16的d-d’线所作的中心像素在横向的剩余厚度分布。在图28中，用标记○画出的曲线示出沿图16的e-e’线所作的下封条区域在横向的剩余厚度分布。
这些曲线证明在像素区20和密封区127(包括四角密封部分127C)之间最大厚度差约为850，并且在整个基片上厚度的最大差值约为950。像素区20和密封区227令人满意地变平。尽管输入接线端焊盘26的周边区域稍稍显示出抛光不够，但通过降低不均匀模拟像素图形P的图形密度该区域将进一步变平。
在像素区上形成不均匀表面图形的部分包括在在场氧化膜中设置的两个开口，底层的栅线4，第一金属层的数据线7，源极导线7a，中继导线10，第二金属层的隔离膜12和插孔12a。在本实施例中，尽管第一金属层的模拟栅线4P模仿底层的栅线4，但模拟栅线4P也可以形成底导线层。此外，不均匀模拟像素图形P的每一段可包括模仿场氧化膜3中设置的两个开口的模拟开口和模仿插孔12a的模拟插孔。明显类似于像素图形的不均匀模拟像素图形可通过同样的工艺形成在像素区20的周边上，而没有额外的步骤，并且像素区20和密封区227可进一步变平。
在CMP处理中的初始阶段，表面的密集的凸起部分难于抛光，而由于孤立的凸起被快速抛光，因此稀疏的凸起部分易于抛光。当有两个区域，即在其中密集的凸起随机分布的密集区和在其中稀疏的凸起随机分布的稀疏区，两个区域有基本相同尺寸时，稀疏区具有较高的初始抛光速度，因此抛光之后倾斜的表面将形成在这些区域上。结果稀疏区具有低的图形密度。另一方面，只要要抛光的表面具有均匀的图形密度，则具有小的表面面积的凸起(岛)就有较高的初始抛光速度，因为相对于岛的面积来说岛的周长较长。在初始抛光阶段，在其中有随机密集分布的大面积凸起的区域抛光难度最大。一个有代表性的例子是覆盖整个范围的宽连续图形。相反，在初始抛光阶段，在其中有随机稀疏分布的小面积凸起的区域容易被抛光。一个有代表性的例子是没有凸起的区域(没有模型图形)。假设在初始抛光阶段，在其中有随机稀疏分布的大面积凸起的区域和在其中有随机密集分布的小面积凸起的区域具有最大速度和最小速度之间的中等抛光速度；但是，不知道哪一个有更高的初始抛光速度，因为抛光速度取决于抛光溶液和其它参数，包括凸起的分布的规则性，形状，排列和位置。由于在CMP处理期间像素区20中的规则隆起分布，抛光溶液可能具有规则的流动分布；因此对于非像素区需要实现类似流动分布的方法。
在反射液晶板基片的芯片尺寸范围内，由于输入接线端焊盘26被认为是最大的凸起，并且从其一维阵列延伸的角度看是稀疏地分布的，因此包括输入接线端焊盘26的区域有最大的抛光速度。然而，在不均匀的像素图形的矩阵结构中像素区20具有空间周期性。结果，像素区20具有包括两个不同水平的规则性的分级(hierarchic)规则性，即在不均匀像素图形中空间周期性的更高级别的规则性，和在不均匀像素图形内较低级别的规则性。不均匀像素图形具有等级结构，包括用宽度在1,000到10,000的细线表示的各种基本(主要)的、细微的不均匀部分的分布(在场氧化膜3中的两个开口，底导线层的栅线4，第一金属层的数据线7，源极导线7a，中继电极导线10和第二金属层的隔离膜12和插孔12a)，以及由像素中基本不均匀部分的不规则性引起的浓缩的不均匀部分(第二不均匀部分)。在本实施例中的不均匀模拟像素图形P模仿只包括模拟栅线4P，模拟数据线7P，模拟源电极7aP和模拟中继导线10P的大范围浓缩的不均匀部分，而不是基本的不均匀部分。在本实施例中，浓缩的不均匀部分被认为是栅线4和数据线7的交叠部分和电容电极9a和中继导线10的交叠部分。因此，不均匀模拟像素图形P最好包括模拟栅线4P，模拟数据线7P，和模拟中继导线10P。典型的不均匀部分可以被用作不均匀模拟像素电极P的组成部分。在不均匀模拟像素图形P中典型的不均匀部分的位置不需要与实际的像素中的典型不均匀部分的位置精确对应。
假设不均匀像素图形具有第三或更多的分级结构，则有必要精确复制基本不均匀部分，从而对第二或第三级别的不均匀部分的模仿足够有用。当不均匀像素图形中的等级结构不清楚时，精确复制基本不均匀部分的不均匀模拟像素图形P有一个优点，即简化掩膜设计。对于最大厚度差小于1,000的高精度平面化，最好不均匀模拟像素图形P是基本不均匀部分的精确复制。
在本实施例中液晶板基片适用于反射液晶板基片，并且也可用于液晶投影机的光阀；包括手表形电子器件，字处理器和个人计算机的便携式信息处理机；以及用于移动电话的显示器及其它电子器件。
在本实施例的液晶板基片中，开关元件在半导体基片的主表面上制造。也可使用绝缘基板如玻璃基板和石英基板，来代替半导体基板。本发明还可用于作为开关器件的薄膜晶体管在绝缘基片上的形成。
此外，本发明可用于除液晶板基片之外的平面显示板基片。
优点如上所述，在本发明中在像素区的未使用的空间中没有形成模型图形，而用于升高要受抛光的上部夹层绝缘膜的高度的模型图形，是通过使用在整个非像素区中形成的导电层来形成的。如果在像素区中形成模型图形，则为升高高度，需要用于沉积中间导电层和夹层绝缘膜的额外的沉积步骤。当抛光之前夹层绝缘膜的表面隆起处被抑制时，初始抛光速度不希望地降低，夹层绝缘膜的镜平面化需要长的抛光时间和大量的抛光溶液。本发明可解决这种问题并具有下面优点。
(1)当在接线端焊盘附近设置单层或多层模型图形时，在接线端焊盘附近，上部夹层绝缘膜的表面高度基本上等于像素区中的表面高度。由于表面高度作为整体而言是平滑的，因此在整个表面上获得均匀的抛光速度。因此本发明改善了在接线端焊盘部分的过度抛光，这一问题在有不一致表面高度的常规形成的表面中尚未解决，并因此在接线端焊盘部分处底层不会因抛光而暴露。这种优点对于在像素区中表面的镜平面化是有用的，并且将实现在抛光之前夹层绝缘膜的变薄。变薄改善了在像素区中导电夹层的接触孔的纵横比，并因而伴随具有较小直径的接触孔可形成具有较小直径的开口。隔离效应因此改善，结果改进了开关元件。当然，不需要额外的膜沉积步骤。
当导电模型图形位于像素区外的接线端焊盘附近时，模型图形起隔离膜的作用，因此防止了杂散光从像素区外部入侵到基片上的像素区中，结果抑制了光电流流动和改进了开关元件。
(2)当输入接线端焊盘附近排列的模型图形被分成多个分隔的模型图形时，紧接在沉积之后，获得夹层绝缘膜的一致的表面高度，并且可防止两个相邻的输入接线端焊盘之间的短路。
(3)当在两个相邻的输入接线端焊盘之间设置非模型图形时，两个相邻的输入接线端焊盘之间的短路可被可靠地防止。
(4)当输入接线端焊盘和在输入接线端焊盘附近设置的分隔模型图形之间的间距大于导线和导线附近的模型图形之间的间距时，输入接线端焊盘和分隔的模型图形之间几乎不会通过各向异性导电膜中的导电颗粒出现桥接，从而可更有效地防止短路。
(5)当中继接线端焊盘和在中继接线端焊盘附近设置的分隔模型图形之间的间距大于导线和导线附近的模型图形之间的间距时，即使中继接线端焊盘上的银膏稍稍扩展，该银膏也不会造成与中继接线端焊盘附近的模型图形的短路，尽管通常是用中继接线端焊盘上的银膏来使导电出现的。
(6)当在包围像素区的密封区，包括接线端焊盘附近设置模型图形时，在该区域抛光之前夹层绝缘膜的表面高度基本上等于像素区的表面高度。在平面化过程中像素区和其周边区域以均匀的抛光速度被抛光。这样，与常规结构相比，像素区更令人满意地变平或被平面化，结果提高了反射比，并且容易确定抛光之后接触孔的腐蚀时间。
(7)在密封区的周边部分设置的模型图形具有与位于密封区上的夹层绝缘膜同样的表面高度。因此密封区中的夹层绝缘膜的表面在抛光之后没有斜度，并且提高了密封材料的胶粘性。
(8)当密封区中的模型图形形成在与开关元件的控制导线层位于同一层的孤立的图形上时，通过抛光可使夹层绝缘膜的表面可更精确地变平或被平面化。
(9)当模型图形形成在设置于像素区的周边、并给开关元件提供信号的驱动器电路附近的区域上时，模型图形有助于通过抛光进行的夹层绝缘膜的平面化。
(10)在本发明中，模型图形形成在包围像素区的密封区的角部分，并且具有比密封区的边部分和角部分的周边区域低的密度。结果，未抛光的夹层绝缘膜表面有粗糙度，该粗糙度反映出在四角密封部分的多个不均匀的离散的模型图形。由于与抛光工艺中密封区的平缓的隆起侧相比，四角密封部分具有更大的初始抛光速度，在被四角密封部分包围的内部密封区中抛光速度基本相等。因此，像素区和密封区中剩余厚度的变化受到抑制。
(11)即使当四角密封部分没有模型图形(图形密度为零)时，在初始抛光阶段比角区域有更高高度的边界部分形成倾斜的表面，并且倾斜的表面向内部位置扩展。
因此，总的说来像素区和密封区可变平或被平面化。
(12)在本发明中，在非像素区中可形成模仿不均匀的像素的多个不均匀模拟像素图形，而不是形成宽的连续平坦的模型图形。由于除像素区之外的区域具有基本上与像素区相同的不均匀图形，因此从初始阶段开始基片就具有均匀的抛光速度，并且可以高精度使像素区和密封区的表面变平或平面化。
(13)当在非像素区沿两维方向设置多个不均匀模拟像素图形时，非像素区具有与像素区中的矩阵对应的空间规则性，并从而进一步提高在像素区和密封区上的平坦性。
(14)当每个模拟像素图形至少包括模拟栅线和模拟数据线时，模拟像素图形与典型的不均匀像素部分和像素区非常类似，并且可以高精度使像素区和密封区中的夹层绝缘膜变平或平面化。
权利要求
1.一种电光器件基片，包括在像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，在该像素区中开关元件与每个像素相对应设置在基片上，在所述多个导电层中的顶导电层下面至少一个夹层绝缘膜通过抛光变平或被平面化；所述基片的特征在于有单个或多个层的模型图形至少设置在在所述基片上的非像素区形成的接线端焊盘附近，该层包括经受所述抛光的所述夹层绝缘膜下面的所述导电层。
2.如权利要求1的电光器件基片，其特征在于所述接线端焊盘是设置在基片边缘附近的输入接线端焊盘，并且设置在所述输入接线端焊盘周边的所述模型图形包括多个在平面中被分隔开的多个分隔模型图形。
3.如权利要求2的电光器件基片，其特征在于，在两个相邻的输入接线端焊盘之间设置非模型图形区。
4.如权利要求3的电光器件基片，其特征在于，所述输入接线端焊盘和围绕所述输入接线端焊盘设置的所述分隔模型图形之间的间距大于导线和导线附近的所述模型图形之间的间距。
5.如权利要求1的电光器件基片，其特征在于，所述接线端焊盘是设置在基片内部的中继接线端焊盘，并且所述中继接线端焊盘和围绕所述中继接线端焊盘设置的所述模型图形之间的间距大于导线和导线附近的所述模型图形之间的间距。
6.一种电光器件基片，包括在像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，在该像素区中开关元件与每个像素相对应设置在基片上，在所述多个导电层中的顶导电层下面至少一个夹层绝缘膜通过抛光变平或被平面化；所述基片的特征在于有单个或多个层的模型图形设置在所述像素区的周边上形成的密封区中，该层包括经受所述抛光的所述夹层绝缘膜下面的所述导电层。
7.一种电光器件基片，包括在像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，在该像素区中开关元件与每个像素相对应设置在基片上，在所述多个导电层中的顶导电层下面至少一个夹层绝缘膜通过抛光变平或被平面化；所述基片的特征在于有单个或多个层的模型图形设置在所述像素区的周边上形成的密封区外的周边区域中，该层包括经受所述抛光的所述夹层绝缘膜下面的所述导电层。
8.如权利要求6或7的电光器件基片，其特征在于，所述模型图形形成在与所述开关元件的控制导线层在同一层中形成的孤立图形上。
9.一种电光器件基片，包括在像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，在该像素区中开关元件与每个像素相对应设置在基片上，在所述多个导电层中的顶导电层下面至少一个夹层绝缘膜通过抛光变平或被平面化；所述基片的特征在于有单个或多个层的模型图形设置在所述驱动器电路的周边区域中，该层包括经受所述抛光的所述夹层绝缘膜下面的所述导电层，该驱动器电路设置在所述像素区的周边，并给所述开关元件提供信号。
10.一种电光器件基片，包括在像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，在该像素区中开关元件与每个像素相对应设置在基片上，在所述多个导电层中的顶导电层下面至少一个夹层绝缘膜通过抛光变平或被平面化；所述基片的特征在于有单个或多个层图形的模型图形设置在所述像素区的周边上形成的密封区的角区域中，该层图形包括经受所述抛光的所述夹层绝缘膜下面的所述导电层，所述模型图形具有比所述密封区的侧边区或所述角区域的周边区域低的密度分布。
11.一种电光器件基片，包括在像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，在该像素区中开关元件与每个像素相对应设置在基片上，在所述多个导电层中的顶导电层下面至少一个夹层绝缘膜通过抛光变平或被平面化；所述基片的特征在于有单个或多个层的模型图形设置在除角区域之外的所述密封区中，该层包括经受所述抛光的所述夹层绝缘膜下面的所述导电层，该密封区形成在所述像素区的周边。
12.一种电光器件基片，包括在像素区中交替形成的多个夹层绝缘膜和多个导电层的层膜结构，在该像素区中开关元件与每个像素相对应设置在基片上，在所述多个导电层中的顶导电层下面至少一个夹层绝缘膜通过抛光变平或被平面化；所述基片的特征在于，包括在经受所述抛光处理的所述夹层绝缘膜下面的所述导电层的多个不均匀模拟像素图形设置在所述基片上的非像素区中。
13.如权利要求12的电光器件基片，其特征在于所述不均匀模拟像素图形通过在基片上沿两维方向重复形成而形成。
14.如权利要求12或13的电光器件基片，其特征在于，在所述导电层中电连接到所述开关元件上的第一导电层与形成在经受所述抛光的夹层绝缘膜上的上部导电层电连接，第二导电层设置在所述第一导电层和所述上部导电层之间，并且所述不均匀模拟像素图形或者包括包括所述第一导电层的第一模型图形，或者包括包括所述第二导电层的第二模型图形，或者包括所述第一模型图形和第二模型图形的堆叠。
15.如权利要求12的电光器件基片，其特征在于，所述不均匀模拟像素图形至少包括模拟栅线和模拟数据线。
16.如权利要求1到15中任一项的电光器件，其特征在于，一种电光材料夹在所述基片和与所述基片相对的透明基片之间。
17.一种包括显示器件的电光器件，使用权利要求16中描述的电光器件。
18.一种包括光阀的投影显示设备，使用权利要求16中描述的电光器件。
全文摘要
提供一种用于实现均匀的抛光速度,而不使夹层绝缘膜变厚的结构,该半导体基片上带有用于像素选择的晶体管区。液晶板基片带有隔离膜12,第二夹层绝缘膜11,导线膜10,像素电极,和连接插头15。下部模型图形A和上部模型图形B在非像素区中的输入接线端焊盘26的周边上形成。由于在模型图形A和B上形成的第三夹层绝缘膜13的表面高度升高,防止了在该位置处的过度抛光。结果在CMP处理中实现均匀的抛光速度。
文档编号G02F1/136GK1202635SQ9810989
公开日1998年12月23日 申请日期1998年6月16日 优先权日1997年6月17日
发明者平林幸哉 申请人:精工爱普生株式会社