专利名称：晶片级微器件的封装方法
技术领域：
本发明涉及封装技术，尤其涉及一种对形成在晶片上的晶片级微器件的封装方法。
背景技术：
很多先进的硅基微器件是在硅基板上将可选的各种微组件和基础微电子装置组 合在一起，硅基板也可称为硅晶片，微组件可以是机械的、光学的、化学的、生物的或其他类 型的物理组件。很多这些微组件都需要封装在硅基板顶面上所形成的微小或纳米级空穴 中。从形成微电子装置和可选的微组件，到形成并封装微小空穴或纳米级空穴，微器件优选 的是能够通过统一的晶片级制作工艺在硅基板上完成制作过程。然而，这些微器件中形成有电子输入输出接口部，这些接口部用于实现与微器件 的电信号和功率传输，接口部形成在硅基板的一侧，且优选的是通过所谓的硅穿孔互连体 来形成在硅基板上与微电子装置相反的一侧，以便减少对硅基板表面的占用面积，从而减 少微器件的平面尺寸，同时还便于封装和空穴形成，还能够使该硅基板通过与其他硅基板 的粘合层叠来实现三维包装。对于顶面上形成有微小或纳米级空穴，且空穴中包含微电子 装置和可选微组件的硅基板，存在容易发生实际的机械搬运和潜在损伤的问题，因此，在底 面进一步制造硅通孔互连体且同时封装硅晶片的顶面实际上是很困难的，这仍然是本领域 中有待解决的实质问题。所以，需要一种稳健的且实用的晶片级制造方法，用于非侵入式地从硅晶片底面 形成硅穿孔，且对已经形成在硅晶片顶面上的微电子装置和可选微组件进行封装。一类 典型的制造方法包括如下基础工序1)首先，以机械方式将一保护膜层、例如树脂膜层， 附着在其上制造有微组件的硅晶片顶面；2)从硅晶片的底面制备硅穿孔和硅穿孔互连 体；3)以机械方式解除附着在顶面的保护膜层；4)封装硅晶片顶面上的微组件。这类基 础性方法广泛地用于顶面制造有微电子装置的传统半导体晶片的背面研磨和减薄。然 而，当硅晶片上的传统微电子装置包含可选微组件时，以机械方式将保护膜层相对于硅 晶片顶面附着或解附着，经常会导致这些微组件不可避免造成机械损伤和化学污染。实 际应用中，这样以机械方式附着或解附着保护膜层，悬置在空穴上方的任何微机电系统 (Micro-Electrical-Mechanical Systems，简称MEMS)组件都是很容易受到损伤的。现有技术中的另一类方法包括如下工序1)首先，封装微组件和硅晶片的顶面； 2)从硅晶片底面制备硅穿孔和硅穿孔互连体。虽然这为制造在硅晶片顶面的微组件提供了 物理保护，避免背面减薄，以及硅穿孔和互连体制造过程中的潜在机械损伤和化学污染，但 是会显著增加晶片堆叠厚度，典型地会增至2倍于标准硅晶片的厚度。这在进行减薄和形 成硅穿孔的晶片背面制备过程中会产生晶片搬运问题。如果出于特殊光学考虑使得顶面封 装非常精密的话，那进行这种晶片背面制备工艺是在硅晶片制备工艺中的一种亟待解决的 问题。
发明内容
本发明的目的是提供一种晶片级微器件的封装方法，以在实现晶片背面制备工艺 的过程中能够对晶片上的微器件进行有效的保护，且便于转移操作晶片。本发明实施例提供了一种晶片级微器件的封装方法，包括在第一硅晶片的顶面上制备微器件；在所述第一硅晶片的顶面上沉积第一遮蔽碳膜层，覆盖所述微器件；通过所述第一遮蔽碳膜层来支撑所述第一硅晶片的顶面，由此从所述第一硅晶片 的底面来完成晶片背面制备工艺；通过与碳进行选择性气体反应将所述第一遮蔽碳膜层移除；将封装晶片封装在所述第一硅晶片的顶面。本发明所提供的晶片级微器件的封装方法，能够通过化学方法沉积第一遮蔽碳膜 层，从而在进行晶片背面制备工艺时对晶片顶面的微器件进行保护，避免了机械损伤和背 面制备工艺带来的化学污染，在完成晶片背面制备工艺之后将第一遮蔽碳膜层采用化学方 式移除。首先进行晶片背面制备工艺再进行顶面封装的方案，通过将第一遮蔽碳膜层作为 牺牲保护膜层，对晶片顶面的保护无需在进行晶片背面制备工艺之前就使用封装晶片进行 封装，使得在随后的晶片背面制备工艺过程中转移的晶片很轻薄，转移操作便捷。
图1为本发明实施例一提供的晶片级微器件的封装方法的流程图；图2a 2e为本发明实施例一所制备的微器件的局部结构示意图；图3为本发明实施例二提供的晶片级微器件的封装方法的流程图；图4a和4b为本发明实施例二所制备的微器件的局部结构示意图；图5为本发明实施例三提供的晶片级微器件的封装方法的流程6为本发明实施例三所制备的微器件的局部结构示意图；图7为本发明实施例四提供的晶片级微器件的封装方法的流程图；图8a 8c为本发明实施例四所制备的微器件的局部结构示意图；图9a和9b为本发明实施例五所制备的微器件的局部结构示意图；图10为本发明实施例六提供的晶片级微器件的封装方法的流程图；图Ila Ild为本发明实施例六所制备的微器件的局部结构示意图；图12为本发明实施例八所制备的微器件的局部结构示意图。
具体实施例方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是 本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员 在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。晶片顶面的封装需要形成遮蔽空穴来封装微器件，在很多实际的应用中，遮蔽 空穴由围绕的壁面或预设的密封框格形成或被侧面密封，以便保持顶面或微器件与封 装晶片的间隔。一种典型的应用实例是采用内置在微器件中的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称 CMOS)接触式图像传感器(CMOS Imaging Sensor，简称CIS)的光学成像技术，或其他的，采用液晶的或硅基液晶(Liquid Crystal On Silicon，简称LC0S)的反射型空间光调制，这些均要求封装晶片对于可见光是 光学透明的。对于LOCS应用，遮蔽空穴中填充有液晶。对于采用MEMS其他类型应用，微器 件还可能进一步在顶面上包括悬浮结构膜层，悬浮结构膜层也需要封装在遮蔽空穴中。遮 蔽空穴可以填充以各种流体以适应不同的应用。填充的流体除液晶之外还包括诸如水等液 体，以及诸如氢气、氮气、氦气和氩气中任意一种或组合的气体。实施例一图1为本发明实施例一提供的晶片级微器件的封装方法的流程图，示出了本发明 微器件的基本封装过程，其中忽略和简化了对于晶片级电子制备领域来说是公知和显然的 细节描述。本实施例具体包括如下步骤步骤110、在第一硅晶片10的顶面11上制备微器件13 ；第一硅晶片10即作为硅基板，可以采用现有技术和/或工业实践中的任意工艺方 法来制备微器件13，通常是制备多个微器件13，且多个微器件13以平面阵列形式排列，如 图2a所示为本发明实施例一所制备的微器件的局部结构示意图一，其中示范性地示出了 一个完整微器件13的结构，其它微器件13的结构与此类似，下面不失一般性的示出该微器 件13的封装方法。在第一硅晶片10的顶面11上制备的微器件13可以包括顶部输入输出 接口部14，用于与外部系统进行电连接，可以是每个微器件13都包括一个顶部输入输出接 口部14，也可以是部分或边缘处的微器件13各自包括一个顶部输入输出接口部14 ；步骤120、在第一硅晶片10的顶面11上沉积第一遮蔽碳膜层15，覆盖微器件13， 即完全覆盖形成有微器件13的第一硅晶片10顶面11，作为临时保护膜层，避免进行晶片 制备过程中，特别是避免必要的晶片背面制备工艺中的机械搬运损伤和其他的物理或化学 影响，如图2b所示。相比于其他固体聚合体膜层，例如树脂，碳膜层的机械和物理特性更稳 健，且对半导体晶片的制备操作更适应，因此广泛用作为可灰化的硬掩模板。所形成的第一 遮蔽碳膜层15可以包括少于9%的氢。步骤130、通过第一遮蔽碳膜层15来支撑第一硅晶片10的顶面11，由此从第一硅 晶片10的底面12来完成晶片背面制备工艺；当需要在第一硅晶片10的底面12执行晶片背面制备工艺时，通常需要将第一硅 晶片10上下颠倒过来，原来的第一硅晶片10顶面11朝下，以便能够在第一硅晶片10原来 的底面12上进行操作。晶片背面制备工艺可以有多种，对于微器件13中的顶部输入输出接口部14，为了 减少所占用的顶面11尺寸，通常希望能够从硅晶片的底面12引出接口部，S卩需要形成底部 输入输出接口部16，对应的两接口部通过硅穿孔17和互连体18保持电连接。本文以从晶 片底面12形成硅穿孔17为例进行说明。步骤130中从第一硅晶片10的底面12来完成晶片背面制备工艺具体可以包括步骤131、从第一硅晶片10的底面12来制备硅穿孔17，硅穿孔17截止于顶部输 入输出接口部14，如图2c所示，截止于顶部输入输出接口部14的硅穿孔17即正对着顶部 输入输出接口部14，能够尽量减少在顶面11上占用的面积，且保持上下两接口部的垂直连 接；
硅穿孔可以采用硅湿刻工艺和硅干刻工艺中的任意一种或组合来制备。优选的硅 湿刻工艺是采用各向异性硅湿刻工艺来达到目的，例如KOH(氢氧化钾)湿刻。深度反应离 子刻蚀(De印Reactive Ion Etching，简称DRIE)也是适用于该目的的一种干刻方式。步骤132、形成硅穿孔绝缘体19，可以通过典型的硅晶片制备工艺使硅穿孔绝缘 体19至少覆盖硅穿孔17的侧壁，硅穿孔绝缘体19可以由氧化硅、氮化硅、金属氧化物和金 属氮化物中的任意一种或组合制成，可以使顶部输入输出接口部14以及后续形成互连体 18和底部输入输出接口部16与半导体材质的第一硅晶片10本体保持绝缘，并还可以为第 一硅晶片10的硅衬底提供物理缓冲；步骤133、形成硅穿孔互连体18，硅穿孔互连体18形成在硅穿孔17中，与顶部输 入输出接口部14连接；步骤134、可以通过典型的薄膜金属互连体制备工艺来形成底部输入输出接口部 16，与各顶部输入输出接口部14分别通过硅穿孔互连体18相连，如图2c所示。接口部可 以由铝、铜、钛、钽、锌、铅、锌、银和/或金来制成。在完成晶片背面制备工艺之后，继续执行后续步骤步骤140、通过与碳进行选择性气体反应将第一遮蔽碳膜层15移除，如图2d所示， 优选是在等离子增强环境下执行选择性气体反应，如在包含由等离子体源功率产生的等离 子体增强的反应器腔室中，进行碳氧化或氮化来将第一遮蔽碳膜层15移除，从而将微器件 13再暴露出来；步骤150、将封装晶片20封装在第一硅晶片10的顶面11，如图2e所示，将微器件 13通过封装晶片20封装起来，使微器件13经受最少的机械、化学或物理碰撞，图2e中还以 虚线示出了已移除的第一遮蔽碳膜层15的位置。本实施例所采用的封装晶片20是通过密 封框格21的形式贴合在第一硅晶片10上的。密封框格21、第一硅晶片10和封装晶片20 围设形成了遮蔽空穴30。本实施例的技术方案，能够通过化学方法沉积第一遮蔽碳膜层，从而在进行晶片 背面制备工艺时对晶片顶面的微器件进行保护，避免了机械损伤和背面制备工艺带来的化 学污染，在完成晶片背面制备工艺之后将第一遮蔽碳膜层采用化学方式移除。首先进行晶 片背面制备工艺再进行顶面封装的方案，通过将第一遮蔽碳膜层作为牺牲保护膜层，对晶 片顶面的保护无需在进行晶片背面制备工艺之前就使用封装晶片进行封装，第一遮蔽碳膜 层较佳的是只有几十微米的厚度，顶面被遮蔽的硅晶片厚度接近于硅晶片标准厚度，使得 在随后的晶片背面制备工艺过程中转移的晶片很轻薄，转移操作便捷。在本实施例的基础上，如碳膜层的典型制备方法那样，在第一硅晶片的顶面上沉 积第一遮蔽碳膜层的操作具体可以执行如下步骤将第一硅晶片放置在反应器腔室中；将含碳工艺气引入反应器腔室，如果需要的话，引入能够增强成层性的添加气以 增强第一遮蔽碳膜层的热性能；通过将等离子体RF源功率耦合到重入式路径的额外部分，以在重入式路径中建 立重入式环形RF等离子体流，重入式路径包括形成在第一硅晶片之上的工艺区；将RF等离子体偏置功率或偏置电压耦合到第一硅晶片，从而在第一硅晶片的顶 面上沉积第一遮蔽碳膜层。
实施例二图3为本发明实施例二提供的晶片级微器件的封装方法的流程图，形成图2e所示 结构的方式有多种，本实施例提供一种具体实现方式，将封装晶片20封装在第一硅晶片10 的顶面11包括步骤310、在第一硅晶片10的顶面11制备密封框格21，密封框格21围绕在微器 件13的外侧，如图4a所示，为后续产生的遮蔽空穴30提供侧壁；步骤320、将封装晶片20贴合固定在第一硅晶片10顶面11的密封框格21上，封 装晶片20、密封框格21和第一硅晶片10的顶面11围设成完全闭合和密封的遮蔽空穴30， 具体而言，遮蔽空穴30以封装晶片20的底面为顶壁，以第一硅晶片10的顶面11为底壁， 且以密封框格21为侧壁，将微器件13封装在遮蔽空穴30中，如图4b所示。这种遮蔽空穴通过预设的密封框格形成了侧密封式的空穴，可以形成微小的或纳 米级空穴，封装纳米级的电子组件，例如基于CMOS所制备的微组件。可以采用环氧胶或硅基胶来作为密封框格材料封装微器件，这些材料广泛地应用 于各种实际微电子装置的晶片级封装。在应用过程中可以印刷，且能够固化变硬并最终粘 合在封装晶片和第一硅晶片上。其他材料或可构图的膜层也可用来制备预设的密封框格， 或者还可以采用其他固态材料，例如氧化硅，只要能够实现晶片级贴合和空穴密封即可。实施例三图5为本发明实施例三提供的晶片级微器件的封装方法的流程图，形成图2e所示 结构的方式有多种，本实施例提供另一种具体实现方式，将封装晶片20封装在第一硅晶片 10的顶面11包括步骤510、在封装晶片20的表面上制备密封框格21，如图6所示；步骤520、将第一硅晶片10顶面11贴合固定在封装晶片20的密封框格21上，封 装晶片20、密封框格21和第一硅晶片10的顶面11围设成遮蔽空穴30，将微器件13封装 在遮蔽空穴30中，可参见图4b所示。实施例四图7为本发明实施例四提供的晶片级微器件的封装方法的流程图，本实施例提供 了再一种将封装晶片20封装在第一硅晶片10的顶面11的具体实现方式，采用这种实现方 式的晶片级微器件的封装方法包括如下流程步骤710、在第一硅晶片10的顶面11上制备微器件13 ；步骤720、在第一硅晶片10的顶面11上沉积第一遮蔽碳膜层15，覆盖微器件13 ；在第一硅晶片10的顶面11上沉积第一遮蔽碳膜层15之后，还包括步骤730、采用构图工艺在第一遮蔽碳膜层15中形成对应于密封框格21的框格穿 孔22图案，如图8a所示，框格穿孔22的位置和尺寸对应于待形成的预设密封框格21 ；步骤740、将密封框格材料层23沉积在第一遮蔽碳膜层15的表面上和框格穿孔 22中，此时具有框格穿孔22和足够厚度的第一遮蔽碳膜层15相当于密封框格材料层23的 浇注模具，如图8b所示；沉积密封框格材料层的步骤具体可以为采用物理气相沉积法、化学气相沉积法 和镀液沉积法中的任意一种或其组合，将铝、镍、铜、锌、铅、银和金中的任意一种或其组合 作为密封框格材料，沉积在第一遮蔽碳膜层的表面上和穿孔中形成密封框格材料层。例如，可以结合铜种子层沉积、刻蚀和镀铜工艺来形成一定厚度的铜密封框格，如果需要，还可以 进行化学机械抛光。密封框格可以由无机固态复合物、有机固态复合物和金属中的任意一 个制成，一般可以是可固化的、可构图的硅和环氧材料。步骤750、通过第一遮蔽碳膜层15来支撑第一硅晶片10的顶面11，由此从第一硅 晶片10的底面12来完成晶片背面制备工艺，例如形成硅穿孔17、互连体18、绝缘体19和 底部输入输出接口部16等结构，如图8b所示；步骤760、对密封框格材料层23采用构图工艺进行刻蚀，形成密封框格21的图案， 如图8c所示，可以是在形成硅穿孔17、绝缘体19、互连体18和底部输入输出接口部16之 后再刻蚀形成密封框格21。上述过程相当于，在选择性移除第一遮蔽碳膜层和封装顶面的微器件之前，以形 成穿孔的第一遮蔽碳膜层作为照相平版印刷法的固体掩模板来制备密封框格。该过程可以 包括采用照相平版印刷法构成第一遮蔽碳膜层具有框格穿孔的图案，再沉积密封框格材料 膜层，而后再采用照相平版印刷法构成密封框格的图案。封框格可以由导电材料制成，例如 金属，以将密封晶片和第一硅晶片上的微器件电连接。步骤770、通过与碳进行选择性气体反应将第一遮蔽碳膜层15移除；步骤780、将封装晶片20封装在第一硅晶片10的顶面11，具体是将封装晶片20 贴合固定在第一硅晶片10顶面11的密封框格21上，最终结构可参见图2e所示。实施例五本发明实施例五提供的晶片级微器件的封装方法可以以前述实施例为基础，在从 第一硅晶片的底面来完成晶片背面制备工艺之后，特别是在形成了硅穿孔、绝缘体、互连体 和底部输入输出接口部之后，且在通过与碳进行选择性气体反应将第一遮蔽碳膜层移除之 前，还包括将第二硅晶片40贴合到第一硅晶片10的底面12，如图9a所示。而后再移除 第一遮蔽碳膜层15，将封装晶片20封装到第一硅晶片10上，如图9b所示。本实施例可以提供堆叠晶片的三维晶片级封装，其中，多个堆叠晶片的第一或更 多顶部晶片被封装，这些堆叠的晶片包含用于穿过晶片实现电互连的硅穿孔。实施例六图10为本发明实施例六提供的晶片级微器件的封装方法的流程图，本实施例以 前述实施例为基础，特别的是按照实际功能需要来形成悬浮结构膜层，在第一硅晶片上制 备平面阵列形式的微器件的流程包括步骤101、在第一硅晶片10上制备微器件13，其中包括在第一硅晶片10的顶面11 上，沉积并通过构图工艺形成牺牲碳膜层24的图案，具体的构图工艺可以是采用照相平版 印刷法进行膜层的构图；步骤102、在形成有牺牲碳膜层24的第一硅晶片10的顶面11上，沉积并通过构图 工艺形成悬浮结构膜层25的图案，且露出部分牺牲碳膜层24，如图Ila所示；悬浮结构膜层25可以是单独一层或多层固态材料，通过常规的半导体晶片制备 工艺沉积。例如，可通过物理气相沉积(Physical Vapor D印osition，简称PVD)或化学气 相沉积(Chemical Vapor Deposition，简称CVD)方法，沉积在第一硅晶片10的顶面11和 牺牲碳膜层24保留部分之上。所沉积的膜层随后采用照相平版印刷法构图，可采用光阻材料(或结合使用其他材料)作为刻蚀掩模板，且采用对牺牲碳膜层24的保留部分具有高度刻蚀选择性的一步或 多步刻蚀工艺进行刻蚀。步骤103、在第一硅晶片10的顶面11上沉积第一遮蔽碳膜层15，覆盖微器件13， 同时也覆盖了牺牲碳膜层24和悬浮结构膜层25 ；步骤104、通过第一遮蔽碳膜层15来支撑第一硅晶片10的顶面11，由此从第一硅 晶片10的底面12来完成晶片背面制备工艺，如图lib所示；步骤105、牺牲碳膜层24与第一遮蔽碳膜层15同时通过与碳进行选择性气体反应 来移除，以使悬浮结构膜层25悬置在第一硅晶片10的顶面11上方，如图Ilc所示；步骤106、将封装晶片20封装在第一硅晶片10的顶面11，如图Ild所示。悬浮结构膜层由金属、氧化物、氮化物和碳化物中的任意一个或组合制成。牺牲碳膜层夹持在悬浮结构膜层和第一硅晶片的顶面之间，在进行晶片背面制备 工艺之前，第一遮蔽碳膜层完全沉积覆盖在悬浮结构膜层、微器件和第一硅晶片的顶面之 上；牺牲碳膜层和第一遮蔽碳膜层随后同时被选择性碳氧化或碳氮化来移除，释放悬浮结 构膜层使其悬置；悬置的悬浮结构膜层最终被封闭在遮蔽空穴中。很多固态材料都可用于 形成悬浮结构膜层，且随后执行所需的机械、光学和/或化学功能，包括但不限于多晶硅、 非晶硅、单晶硅、二氧化硅、氮化硅、碳化硅、有机硅玻璃、钨、氮化钨、碳化钨、单质铝和铝合 金、氧化铝、氮化铝、碳化铝、单质钽和钽合金、氧化钽、单质钛和钛合金、氮化钛、氧化钛、单 质铜和铜合金、氧化铜、单质钒和氧化钒、金和钼。某些包含少于60%碳的碳化物也是潜在 可选材料，例如碳化硅、碳化钨、碳化铝和氮化碳。实施例七本发明实施例七提供的晶片级微器件的封装方法可以以前述实施例为基础，在从 第一硅晶片的底面来完成晶片背面制备工艺之后，且在通过与碳进行选择性气体反应将第 一遮蔽碳膜层移除之前，还包括在第一硅晶片的背面沉积第二遮蔽碳膜层，其中，第二遮 蔽碳膜层与第一遮蔽碳膜层通过与碳进行选择性气体反应来同时移除，或者第二遮蔽碳膜 层也可以独立地通过选择性氧化或氮化工艺被移除，从而保证对顶面产生最少的影响。通过在移除顶面上第一遮蔽碳膜层之前在第一硅晶片背面形成第二遮蔽碳膜层， 能够保护第一硅晶片的底面，避免可能来自于顶面的工艺损伤或污染。实施例八本发明实施例八提供的晶片级微器件的封装方法可以以前述实施例为基础，且还 包括在封装晶片20上沉积导电且光学透明的覆盖膜层28，如图12所示，覆盖膜层28形 成在封装晶片20上且在封装时朝向第一硅晶片10。覆盖膜层28可以由铟锡氧化物(ITO) 制成，ITO在将封装晶片20贴合封闭在第一硅晶片10之前沉积到封装晶片20上。该结构典型的适用于LCOS应用场景。此处优选的是密封框格材料由导电材料制 成，以便在封装之后，将导电且光学透明的覆盖膜层和第一硅晶片上的微器件电连接。通过上述实施例所形成的晶片级微器件，可含有已形成遮蔽空穴，在将第一遮蔽 碳膜层移除之后，还可以将填充流体放置在遮蔽空穴中。填充流体可以包括氢气、氮气、氦 气和氩气中的任意一个或者组合；或者填充流体可以为液晶；再或者，填充流体可以包含 水。本发明实施例所提供的晶片级微器件的封装方法的适用范围广泛，可用于集成电路(IC)和MEMS结构的封装。除了选用介电质材料之外，封装晶片还可以由能至少部分传 输电磁波的材料制成，以适用于不同需要。 最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其限制；尽 管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然 可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替 换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精 神和范围。
权利要求
一种晶片级微器件的封装方法，其特征在于，包括在第一硅晶片的顶面上制备微器件；在所述第一硅晶片的顶面上沉积第一遮蔽碳膜层，覆盖所述微器件；通过所述第一遮蔽碳膜层来支撑所述第一硅晶片的顶面，由此从所述第一硅晶片的底面来完成晶片背面制备工艺；通过与碳进行选择性气体反应将所述第一遮蔽碳膜层移除；将封装晶片封装在所述第一硅晶片的顶面。
2.根据权利要求1所述的方法，其特征在于，在第一硅晶片的顶面上制备的微器件包 括顶部输入输出接口部，从所述第一硅晶片的底面来完成晶片背面制备工艺包括从所述第一硅晶片的底面来制备硅穿孔，所述硅穿孔截止于所述顶部输入输出接口部；形成硅穿孔绝缘体，所述硅穿孔绝缘体覆盖所述硅穿孔的侧壁； 形成硅穿孔互连体，所述硅穿孔互连体形成在所述硅穿孔中，与所述顶部输入输出接 口部连接；形成底部输入输出接口部，与各所述顶部输入输出接口部分别通过硅穿孔互连体相连。
3.根据权利要求1所述的方法，其特征在于，将封装晶片封装在所述第一硅晶片的顶 面包括在所述第一硅晶片的顶面制备密封框格，所述密封框格围绕在所述微器件的外侧； 将所述封装晶片贴合固定在所述第一硅晶片顶面的所述密封框格上，所述封装晶片、 密封框格和第一硅晶片的顶面围设成遮蔽空穴，将所述微器件封装在所述遮蔽空穴中。
4.根据权利要求1所述的方法，其特征在于，将封装晶片封装在所述第一硅晶片的顶 面包括在所述封装晶片的表面上制备密封框格；将所述第一硅晶片顶面贴合固定在所述封装晶片的密封框格上，所述封装晶片、密封 框格和第一硅晶片的顶面围设成遮蔽空穴，将所述微器件封装在所述遮蔽空穴中。
5.根据权利要求1所述的方法，其特征在于在所述第一硅晶片的顶面沉积所述第一遮蔽碳膜层之后，还包括采用构图工艺在所 述第一遮蔽碳膜层中形成对应于密封框格的框格穿孔图案；将密封框格材料层沉积在所述 第一遮蔽碳膜层的表面上和框格穿孔中；在进行晶片背面制备工艺之后，且在移除所述第一遮蔽碳膜层之前，还包括对所述密 封框格材料层采用构图工艺进行刻蚀，形成密封框格的图案；在将所述第一遮蔽碳膜层移除之后，将封装晶片封装在所述第一硅晶片的顶面包括 将封装晶片贴合固定在所述第一硅晶片顶面的所述密封框格上。
6.根据权利要求5所述的方法，其特征在于，将密封框格材料层沉积在所述第一遮蔽 碳膜层的表面上和框格穿孔中包括采用物理气相沉积法、化学气相沉积法和镀液沉积法中的任意一种或其组合，将铝、 镍、铜、锌、铅、银和金中的任意一种或其组合作为密封框格材料，沉积在所述第一遮蔽碳膜 层的表面上和框格穿孔中形成密封框格材料层。
7.根据权利要求1 6任一所述的方法，其特征在于，通过与碳进行选择性气体反应将 所述第一遮蔽碳膜层移除包括在等离子体增强环境下，通过与碳进行选择性气体反应将 所述第一遮蔽碳膜层移除。
8.根据权利要求7所述的方法，其特征在于，通过与碳进行选择性气体反应将所述第 一遮蔽碳膜层移除包括在包含由等离子体源功率产生的等离子体增强的反应器腔室中， 进行碳氧化或碳氮化来将所述第一遮蔽碳膜层移除。
9.根据权利要求1 6任一所述的方法，其特征在于，在所述第一硅晶片的顶面上沉积 第一遮蔽碳膜层包括将所述第一硅晶片放置在反应器腔室中；将含碳工艺气引入所述反应器腔室；通过将等离子体RF源功率耦合到重入式路径的额外部分，以在重入式路径中建立重 入式环形RF等离子体流，所述重入式路径包括形成在所述第一硅晶片之上的工艺区；将RF等离子体偏置功率或偏置电压耦合到所述第一硅晶片，从而在所述第一硅晶片 的顶面上沉积所述第一遮蔽碳膜层。
10.根据权利要求1 6任一所述的方法，其特征在于所述第一遮蔽碳膜层包括少于 9%的氢。
11.根据权利要求1 6任一所述的方法，其特征在于，在从所述第一硅晶片的底面来 完成晶片背面制备工艺之后，且在通过与碳进行选择性气体反应将所述第一遮蔽碳膜层移 除之前，还包括将第二硅晶片贴合到所述第一硅晶片的底面。
12.根据权利要求1 6任一所述的方法，其特征在于，在第一硅晶片上制备微器件包括在所述第一硅晶片的顶面上，沉积并通过构图工艺形成牺牲碳膜层的图案；在形成有所述牺牲碳膜层的第一硅晶片的顶面上，沉积并通过构图工艺形成悬浮结构 膜层的图案，且露出部分所述牺牲碳膜层；所述牺牲碳膜层与所述第一遮蔽碳膜层同时通过与碳进行选择性气体反应来移除，以 使所述悬浮结构膜层悬置在所述第一硅晶片的顶面上方。
13.根据权利要求12所述的方法，其特征在于所述悬浮结构膜层由金属、氧化物、氮 化物和碳化物中的任意一个或组合制成。
14.根据权利要求1 6任一所述的方法，其特征在于，在从所述第一硅晶片的底面来 完成晶片背面制备工艺之后，且在通过与碳进行选择性气体反应将所述第一遮蔽碳膜层移 除之前，还包括在所述第一硅晶片的底面沉积第二遮蔽碳膜层，其中，所述第二遮蔽碳膜层与所述第 一遮蔽碳膜层通过与碳进行选择性气体反应来同时移除。
15.根据权利要求3 6任一所述的方法，其特征在于，在将所述第一遮蔽碳膜层移除 之后，还包括将填充流体放置在所述遮蔽空穴中。
16.根据权利要求15所述的方法，其特征在于所述填充流体包括氢气、氮气、氦气和 氩气中的任意一个或者组合；或者所述填充流体为液晶。
17.根据权利要求15所述的方法，其特征在于所述填充流体包含水。
18.根据权利要求3 6任一所述的方法，其特征在于所述密封框格由无机固态复合物、有机固态复合物和金属中的任意一个制成。
19.根据权利要求1 6任一所述的方法，其特征在于所述封装晶片由能至少部分传 输电磁波的材料制成。
20.根据权利要求2所述的方法，其特征在于所述硅穿孔采用硅湿刻工艺和硅干刻工 艺中的任意一种或组合来制备。
21.根据权利要求2所述的方法，其特征在于所述硅穿孔绝缘体由氧化硅、氮化硅、金 属氧化物和金属氮化物中的任意一种或组合制成。
22.根据权利要求3 6任一所述的方法，其特征在于所述密封框格由导电材料制 成，以将所述密封晶片和第一硅晶片上的微器件电连接。
23.根据权利要求3 6任一所述的方法，其特征在于，还包括在所述封装晶片上沉积导电且光学透明的覆盖膜层，所述密封框格材料由导电材料制 成，以将所述覆盖膜层和第一硅晶片上的微器件电连接。
24.根据权利要求23所述的方法，其特征在于所述覆盖膜层由铟锡氧化物制成。
全文摘要
本发明提供了一种晶片级微器件的封装方法。该方法包括在第一硅晶片的顶面上制备微器件；在第一硅晶片的顶面上沉积第一遮蔽碳膜层，覆盖微器件；通过第一遮蔽碳膜层来支撑第一硅晶片的顶面，由此从第一硅晶片的底面来完成晶片背面制备工艺；通过与碳进行选择性气体反应将第一遮蔽碳膜层移除；将封装晶片封装在第一硅晶片的顶面。本发明通过化学方法沉积和移除第一遮蔽碳膜层，从而在进行晶片背面制备工艺时对晶片顶面的微器件进行保护，避免了机械损伤和背面制备工艺带来的化学污染。对晶片顶面的保护无需在进行晶片背面制备工艺之前就使用封装晶片进行封装，使得在随后的晶片背面制备工艺过程中转移的晶片很轻薄，转移操作便捷。
文档编号B81C1/00GK101905855SQ20101019893
公开日2010年12月8日 申请日期2010年6月4日 优先权日2009年6月5日
发明者河·H·黄 申请人:江苏丽恒电子有限公司