专利名称：集成电路及其制造方法
技术领域：
本发明涉及一种集成电路的制造方法，且特别是涉及一种具有微机电结构的集成 电路及其制造方法。
背景技术：
微机电系统(MicroElectromechanical System, MEMS)技术的发展开辟了一个 全新的技术领域和产业，其已被广泛地应用于各种具有电子与机械双重特性的微电子装置 中，例如压力感应器、加速度传感器与微型麦克风等。
为降低微机电系统的制作成本，目前大多采用互补金属氧化物半导体 (Complementary Metal Oxide Semiconductor, CMOS)工艺来制作微机电系统，以整合微机 电系统与其驱动电路的工艺。因此，如何创新或改良现有的CMOS与微机电系统的整合工 艺，实为目前微机电系统产业的发展重点之一。发明内容
有鉴于此，本发明的目的之一就是在于提供一种集成电路的制造方法，其可以单 次工艺在基底上蚀刻出具有不同深度的图案。
本发明的另一目的就是在于提供一种集成电路，其包括微机电结构，且微机电结 构与下方的基底之间具有不一致的距离。
本发明提出一种集成电路的制造方法，其先提供具有微机电系统区的基底，且基 底的微机电系统区上方形成有第一内连线结构以及硬掩模层，其中硬掩模层是位于第一内 连线结构上。接下来，以硬掩模层为掩模，进行各向异性蚀刻工艺，以移除硬掩模层所暴露 出的部分第一内连线结构，进而形成微机电结构，其中微机电结构是暴露出微机电系统区 的部分基底。之后，进行各向同性蚀刻，以移除微机电系统区的部分基底，而在微机电结构 下方形成腔体。该腔体包括环状凹陷区以及中央区，且环状凹陷区环绕于中央区外围，而微 机电结构悬于该腔体上方。
在本发明的实施例中，上述的各向异性蚀刻工艺例如是反应式离子蚀刻工艺。
在本发明的实施例中，在上述的各向异性蚀刻工艺中，例如是使用四氟甲烷及八 氟环丁烷作为蚀刻气体。
在本发明的实施例中，上述的四氟甲烷及八氟环丁烷的流量比值为4。
在本发明的实施例中，在上述的各向异性蚀刻工艺中，例如是使用三氟甲烷或乙 氟烷作为蚀刻气体。
在本发明的实施例中，上述的各向异性蚀刻工艺的工艺温度大于摄氏60度。
在本发明的实施例中，上述的各向异性蚀刻工艺的工艺压力介于50毫托至500毫 托之间。
在本发明的实施例中，上述的各向异性蚀刻工艺的工艺功率介于300瓦至3000瓦。
在本发明的实施例中，在上述的各向同性蚀刻工艺中，例如是使用含氟气体作为蚀刻气体。举例来说，该含氟气体例如是六氟化硫、三氟化氮或四氟化甲烷。
在本发明的实施例中，在上述的各向同性蚀刻工艺中，例如是使用氦气或氮气作为稀释气体。
在本发明的实施例中，上述的各向同性蚀刻工艺的工艺温度介于摄氏-15度至5 度之间。
在本发明的实施例中，上述的第一内连线结构包括依序交替堆叠的多层第一介电层以及多个第一导电图案，且上述的硬掩模层对应至这些第一导电图案而暴露出最上层的第一介电层的一部分。而上述的各向异性蚀刻工艺即是用以移除这些第一介电层的一部分。
在本发明的实施例中，在移除硬掩模层所暴露出的部分第一内连线结构之后，还包括移除硬掩模层。举例来说，硬掩模层例如是在上述各向异性蚀刻中被移除。
在本发明的实施例中，上述基底还具有逻辑电路区，且逻辑电路区上已形成有第二内连线结构，该第二内连线结构包括依序交替堆叠的多层第二介电层与多个第二导电图案以及至少一连接垫，其中该连接垫配置于这些第二导电图案上方，且最上层的第二介电层具有暴露出连接垫的至少一开口。上述的集成电路的制造方法还包括在形成各向异性蚀刻工艺前，先在第二内连线结构上形成光致抗蚀剂层，并且在进行上述的各向异性蚀刻工艺之后，移除该光致抗蚀剂层。
本发明还提出一种集成电路，其包括基底以及微机电结构。基底具有微机电系统区，且微机电系统区内具有腔体，而该腔体包括环状凹陷区以及中央区，其中环状凹陷区是围绕着中央区。微机电结构则是部分地悬浮在腔体的上方。
在本发明的实施例中，上述的环状凹陷区的深度与中央区的深度比值介于1. 5至 3. 5o
在本发明的实施例中，上述的集成电路还包括第二内连线结构，且上述基底还具有逻辑电路区，而第二内连线结构是配置于逻辑电路区上。第二内连线结构并包括依序交替堆叠的多层第二介电层与多个第二导电图案以及至少一个连接垫，其中连接垫配置于这些第二导电图案上方，且最上层的第二介电层具有暴露出连接垫的至少一个开口。
本发明在制作集成电路的过程中，是将微机电结构下方的部分基底蚀刻出不同深度，以形成具有环状凹陷部与中央部的腔体。如此一来，部分悬在该腔体上的微机电结构即可具有较为弹性的振动空间。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例， 并配合附图，作详细说明如下。
图1A至图1D绘示本发明的实施例中集成电路于制造流程中的剖面示意图。
图2为本发明的实施例中部分基底的示意图。
附图标记说明
100 :集成电路110 :基底
111 :浅沟槽隔离结构112 :逻辑电路区
114:微机电系统区120 半导体元件
130:第一内连线结构132 第一介电层
134:第一导电图案136、146 :介层插塞
140:第二内连线结构142 第二介电层
143:开口144:第二导电图案
150:腔体152:环状凹陷区
154:中央区160:硬掩模层
170:保护层180:图案化光致抗蚀剂层
190:微机电结构D1、D2 :深度具体实施方式
本发明的集成电路采用CMOS工艺制作而成，以下实施例将以整合至CMOS电路中的微机电系统为例做说明，但本发明不限于此。本领域一般技术人员应该知道，本发明也可应用于不具有CMOS电路的微机电系统中。
图1A至图1D绘示本发明的实施例中集成电路于制造流程中的剖面示意图。请参照图1A，首先提供具有逻辑电路区112与微机电系统区114的基底110，其中基底110可以是硅基底或绝缘层上硅(silicon on insulator, SOI)基底。而且，基底110的逻辑电路区112内已形成有至少一个半导体元件120。在本实施例中，半导体元件120例如是互补金属氧化物半导体兀件(Complementary Metal Oxide Semiconductor, CMOS)。详细来说， 当逻辑电路区112内形成有多个半导体元件120时，各半导体元件120以浅沟槽隔离结构 (shallow trench isolation, STI) 111 彼此相隔。
承上述，在基底110形成第一内连线结构130与第二内连线结构140，其中第一内连线结构130位于微机电系统区114，第二内连线结构140位于逻辑电路区112。具体来说， 第一内连线结构130与第二内连线结构140是在同一工艺中同时形成于基底110上，且第一内连线结构130包括依序交替堆叠在基底110上的多层第一介电层132与多个第一导电图案134，而位于相邻两层的第一导电图案134是透过介层插塞136彼此电性连接。第二内连线140则包括依序交替堆叠在基底110上的多层第二介电层142与多个第二导电图案 144，且位于相邻两层的第二导电图案144是透过介层插塞146彼此电性连接。其中，这些第一介电层132与第二介电层142的材料例如是氧化物。此外，至少有一部分的第二导电图案144是透过介层插塞146电性连接至半导体元件120。
接着，在第一内连线结构130上形成硬掩模层160，其中硬掩模层160对应至第一导电图案134而暴露出部分的第一介电层层132。具体来说，硬掩模层160可以是由金属氮化物所构成，例如氮化钛(TiN)。
特别的是，本实施例还在形成硬掩模层160之后，先在第一内连线结构130及第二内连线结构140上方形成保护层170而覆盖住硬掩模层160。其中，保护层170可以是单层结构，也可以是由多层膜层堆叠而成的复合层结构，例如氧化物层与氮化物层。
再来，本实施例例如是先移除位于逻辑电路区112上方的部分保护层170及最上层的第二介电层142，以形成暴露出部分位于最上层的第二导电图案144的开口 143，而这些暴露出的第二导电图案144即是用以作为半导体元件120与外部电路电性连接的连接垫。举例来说，将这些作为连接垫的第二导电图案144暴露出之后，即可使逻辑电路区112 上的半导体元件120电性连接至外部电路，以进行电性测量。
之后，移除部分的保护层170，以暴露出硬掩模层160。具体来说，移除部分保护 层170的方法例如是先在保护层170上形成一层图案化光致抗蚀剂层180来定义出保护层 170欲被移除的部分，并以图案化光致抗蚀剂层180作为掩模移除部分的保护层170而暴露 出硬掩模层160。
请参照图1A及图1B，在微机电系统区114上，以硬掩模层160为掩模，进行各向异 性蚀刻工艺，以移除硬掩模层160所暴露出的部分第一介电层132，进而暴露出部分的基底 110。此时即于微机电系统区114上形成微机电结构190。之后，请参照图1C，移除图案化 光致抗蚀剂层180。
在本实施例中，例如是以反应式离子蚀刻(reactive ion etching, RIE)工艺来 移除第一介电层132,而工艺中例如是使用四氟甲烧(Terafluoromethane, CF4)及八氟环 丁烧(Octafluorocyclobutane, C4F8)作为蚀刻气体,且四氟甲烧与八氟环丁烧的流量比值 例如是4。当然,在其他实施例中，也可以使用三氟甲烧(Trifluoromethane, CHF3)或乙氟 烧(Hexafluoroethane, C2F6)作为蚀刻气体,本发明不以此为限。而且，本实施例的各向异 性蚀刻工艺的工艺温度例如大于摄氏60度，工艺压力例如介于50毫托(mT)至500毫托之 间，且优选为174毫托。工艺功率则例如介于300瓦至3000瓦之间，且优选为1750瓦。
值得一提的是，第一内连线结构130包括多层第一介电层132，也就是说，在此步 骤中，所需移除的第一介电层132的厚度远大于硬掩模层160的厚度。因此，硬掩模层160 可在上述的各向异性蚀刻工艺中同时被移除。
请参照图1D，进行各向同性蚀刻工艺，以移除微机电系统区114的部分基底110， 而在微机电结构190下方形成腔体150,使得部分的微机电结构190悬在基底110上方,此 即大致完成包括半导体元件及微机电元件的集成电路100的工艺。具体来说，本实施例的 微机电结构190例如是以悬臂梁的方式悬于基底110上方，但本发明并不限于此。
在本实施例中，用以蚀刻基底110的各向同性蚀刻工艺例如是使用含氟气体作为 蚀刻气体。举例来说，本实施例所使用的含氟气体例如是六氟化硫(sulfur hexafluoride, SF6),并且使用氦气或氮气作为稀释气体。而在其他实施例中，也可以使用三氟化氮 (nitrogen trifluoride, NF3)或四氟化甲烧(CF4)作为各向同性蚀刻工艺中所使用的蚀 刻气体，本发明不以此为限。而且，本实施例的各向同性蚀刻工艺的工艺温度例如介于摄 氏-15度至5度之间，工艺压力约为200毫托，工艺功率则例如高于5000瓦。
特别的是，在以各向同性蚀刻工艺移除部分的基底110后，所形成的腔体150包括 环状凹陷区152以及中央区154，其中环状凹陷区152是围绕中央区154，如图2所示。
为使本领域一般技术人员更为清楚了解本发明，以下将举实施例说明本发明的集 成电路。
请再次参照图1D，集成电路100包括基底110以及微机电结构190，其中基底110 具有微机电系统区114，且微机电系统区114内具有腔体150，而腔体150包括环状凹陷区 152以及中央区154，且环状凹陷区152围绕着中央区154。微机电结构190则部分地悬浮 在腔体150的上方。具体来说，环状凹陷区152的深度Dl与中央区154的深度D2之间的 比值例如是介于1. 5至3. 5。举例来说，环状凹陷区152的深度Dl例如是介于71. 7微米至76.1微米之间，而中央区154的深度D2则约为29. 8微米。
除此之外，集成电路100还包括半导体元件120及第二内连线结构140，配置于基 底Iio的逻辑电路区114内。其中，第二内连线结构140例如是由依序交替堆叠在基底110 上的多层第二介电层142与多个第二导电图案144所构成，且位于相邻两层的第二导电图 案144是透过介层插塞146彼此电性连接。而微机电结构190即是通过第二内连线结构 140而与半导体元件120电性连接，以通过半导体元件120来控制微机电结构190。
综上所述，本发明在制作集成电路的过程中，是将微机电结构下方的部分基底蚀 刻出不同深度，以形成具有环状凹陷部与中央部的腔体。如此一来，部分悬在该腔体上的微 机电结构即可具有较为弹性的振动空间。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一 般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保 护范围当视权利要求所界定为准。
权利要求
1.一种集成电路的制造方法，包括 提供基底，其中该基底具有微机电系统区，且该微机电系统区上形成有第一内连线结构以及硬掩模层，该硬掩模层位于该第一内连线结构上； 以该硬掩模层为掩模，进行各向异性蚀刻工艺，以移除该硬掩模层所暴露出的部分该第一内连线结构，而形成微机电结构，且该微机电结构暴露出该微机电系统区的部分该基底；以及 进行各向同性蚀刻工艺，以移除该微机电系统区的部分该基底，而在该微机电结构下方形成腔体，其中该腔体包括环状凹陷区以及中央区，该环状凹陷区环绕该中央区，而该微机电结构悬于该腔体上方。
2.如权利要求1所述的集成电路的制造方法，其中该各向异性蚀刻工艺包括反应式离子蚀刻工艺。
3.如权利要求2所述的集成电路的制造方法，其中在该各向异性蚀刻工艺中，包括使用四氟甲烷及八氟环丁烷作为蚀刻气体。
4.如权利要求3所述的集成电路的制造方法，其中在该各向异性蚀刻工艺中，四氟甲烷与八氟环丁烷的流量比值为4。
5.如权利要求2所述的集成电路的制造方法，其中在该各向异性蚀刻工艺中，包括使用三氟甲烷或乙氟烷作为蚀刻气体。
6.如权利要求1所述的集成电路的制造方法，其中该各向异性蚀刻工艺的工艺温度大于摄氏60度。
7.如权利要求1所述的集成电路的制造方法，其中该各向异性蚀刻工艺的工艺压力介于50毫托至500毫托之间。
8.如权利要求1所述的集成电路的制造方法，其中该各向异性蚀刻工艺的工艺功率介于300瓦至3000瓦。
9.如权利要求1所述的集成电路的制造方法，其中在该各向同性蚀刻工艺中，包括使用含氟气体作为蚀刻气体。
10.如权利要求9所述的集成电路的制造方法，其中该含氟气体包括六氟化硫、三氟化氮或四氟化甲烷。
11.如权利要求9所述的集成电路的制造方法，其中在该各向同性蚀刻工艺中，还包括使用氦气或氮气作为稀释气体。
12.如权利要求1所述的集成电路的制造方法，其中该各向同性蚀刻工艺的工艺温度介于摄氏-15度至5度之间。
13.如权利要求1所述的集成电路的制造方法，其中该第一内连线结构包括依序交替堆叠的多层第一介电层以及多个第一导电图案，且该硬掩模层对应至该多个第一导电图案而暴露出最上层的该第一介电层的一部分，而该各向异性蚀刻工艺用以移除该多个第一介电层的一部分。
14.如权利要求1所述的集成电路的制造方法，其中在移除该硬掩模层所暴露出的部分该第一内连线结构之后，还包括移除该硬掩模层。
15.如权利要求1所述的集成电路的制造方法，还包括在该各向异性蚀刻工艺中移除该硬掩模层。
16.如权利要求1所述的集成电路的制造方法，其中该基底还具有逻辑电路区，且该逻辑电路区上已形成有第二内连线结构，该第二内连线结构包括依序交替堆叠的多层第二介电层与多个第二导电图案以及至少一连接垫，其中该连接垫配置于该多个第二导电图案上方，且最上层的该第二介电层具有暴露出该连接垫的至少一开口，而在进行该各向异性蚀刻工艺前，还包括在该第二内连线结构上形成图案化光致抗蚀剂层，并且在进行该各向异性蚀刻工艺之后，移除该图案化光致抗蚀剂层。
17.一种集成电路，包括 基底，具有微机电系统区，且该微机电系统区内具有腔体，其中该腔体包括环状凹陷区以及中央区，该环状凹陷区环绕该中央区；以及 微机电结构，部分地悬于该腔体上方。
18.如权利要求17所述的集成电路，其中该环状凹陷区的深度与该中央区的深度比值介于1. 5至3. 5。
19.如权利要求17所述的集成电路，还包括第二内连线结构，且该基底还具有逻辑电路区，而该第二内连线结构是配置于该逻辑电路区上，并包括依序交替堆叠的多层第二介电层与多个第二导电图案以及至少一连接垫，其中该连接垫配置于该多个第二导电图案上方，且最上层的该第二介电层具有暴露出该连接垫的至少一开口。
全文摘要
本发明公开一种集成电路及其制造方法，该制造方法包括提供具有微机电系统区的基底，且基底的微机电系统区上方形成有第一内连线结构以及硬掩模层，其中硬掩模层是位于第一内连线结构上。接下来，以硬掩模层为掩模，进行各向异性蚀刻工艺，以移除硬掩模层所暴露出的部分第一内连线结构，进而形成微机电结构，其中微机电结构是暴露出微机电系统区的部分基底。之后，进行各向同性蚀刻，以移除微机电系统区的部分基底，而在微机电结构下方形成腔体。该腔体包括环状凹陷区以及中央区，且环状凹陷区环绕于中央区外围，而微机电结构悬于该腔体上方。
文档编号B81B7/00GK102992258SQ20111027767
公开日2013年3月27日 申请日期2011年9月19日 优先权日2011年9月19日
发明者丁天佑, 林梦嘉, 杨进盛 申请人:联华电子股份有限公司