半导体结构及其制造方法与流程

本发明实施例涉及一种半导体结构及其制造方法。

背景技术：

涉及半导电装置的电子设备对于许多现代应用是至关重要的。材料及设计的技术进步已生产了几代半导电装置，其中每一代与上一代相比具有更小且更不复杂的电路。在进步及创新的过程中，功能密度(即，每芯片面积的互连装置的数目)通常增加，而几何大小(即，可使用制造工艺产生的最小组件)降低。此类进步增大了处理及制造半导电装置的复杂性。

微机电系统(mems)装置近来一直在发展且通常还涉及到电子设备。mems装置是微型装置，其大小通常在从小于1微米到几毫米的范围中。mems装置包含使用半导电材料进行制造以形成机械及电特征。mems装置可包含用于实现机电功能性的数个元件(例如，固定或可移动元件)。对于许多应用，mems装置电连接到外部电路以形成完整的mems系统。通常，通过导线接合形成连接。mems装置在各种应用中广泛地使用。mems应用包含气体检测器、压力传感器、打印机喷嘴等。另外，mems应用扩展到光学应用(例如可移动镜)及射频(rf)应用(例如rf开关)等。

随着技术的演变，装置的设计由于尺寸越来越小且电路的功能性及数量增加而变得更复杂。在此小型且高性能半导体装置内实施数种制造操作。以微型尺度制造半导体装置变得更复杂，且制造复杂性的增大可引起多种缺陷，例如高成品率损失、电互连的不良可靠性、翘曲及其它问题。因此，需要不断地修改电子设备中的装置的结构及制造方法以改进装置性能以及降低制造成本及减少处理时间。

技术实现要素：

本发明实施例提供一种半导体制造方法，其包括：提供晶片；在所述晶片的表面上方形成层，其中所述层能够与导电元素形成共晶层；部分去除所述层以形成多个台面；通过所述多个台面将所述晶片接合到衬底；以及将所述衬底的厚度薄化到小于预定值。

附图说明

当结合附图阅读时，根据以下详细描述最佳地理解本发明实施例的方面。应注意，根据标准行业惯例，各种特征不一定按比例绘制。实际上，为了使讨论清楚起见，可任意增大或减小各种特征的尺寸。

图1是根据本发明的一些实施例的半导体结构的示意图。

图2a到16是根据本发明的一些实施例的制造半导体结构的示意图。

具体实施方式

以下揭示内容提供了许多不同实施例或实例以用于实施所提供标的物的不同特征。下文描述了组件及布置的特定实例以简化本揭示。当然，此类实例仅仅是实例且不旨在具有限制性。例如，在以下详述中，第一特征形成在第二特征上方或第二特征上可包含其中第一及第二特征直接接触而形成的实施例，且还可包含其中第一及第二特征之间可形成额外特征使得第一及第二特征可不直接接触的实施例。此外，本揭示可在各个实例中重复参考数字及/或字母。此重复是为了简单且清楚起见且本身不规定所讨论的各个实施例及/或配置之间的关系。

另外，在本文中为了便于描述的目的，使用例如“之下”、“下方”、“下部”、“上方”、“上部”等的空间相对术语来描述如图中说明的一个元件或特征与另一元件或特征的关系。空间相对术语旨在涵盖除图中描绘的定向之外的装置在使用或操作中的不同定向。所述设备可以其它方式定向(旋转90度或以其它定向)且同样可相应地解释本文中所使用的空间相对描述符。

电子设备可包含多个mems传感器，且所述传感器可集成到近几代mems应用中的半导电芯片上。例如，运动或惯性传感器用于消费者电子器件(例如智能电话、平板计算机、游戏操纵杆及汽车碰撞检测系统)中的运动激活用户接口。为了捕捉三维空间内的移动的完整范围，运动传感器通常利用结合了陀螺仪的加速度计。加速度计检测线性移动，且陀螺仪检测角移动。此外，例如电子罗盘的磁性传感器也集成到芯片上用于导航。磁性传感器可确定外部磁场的方向。为了满足消费者对低成本、高质量及小装置占据面积的需求，多个传感器一起集成在同一衬底上。

通过各种工艺在衬底上制造并集成mems传感器。所述工艺通常开始于晶片且在单切之前并有几种不同操作。晶片可具有至少大于600um的厚度以便当在操作期间行进时具有足够的刚性。然而，随着电子设备变得更紧凑且具有多种功能，要求最终单切的mems传感器变得复杂且薄。

本发明实施例涉及提供包含集成在衬底上的多个装置的超薄半导体结构。所述半导体结构包含构建于衬底中/上的至少一个mems传感器且具有低于100um的厚度。在一些实施例中，所述半导体结构包含衬底及安置在衬底上方且通过若干导电通孔集成的一或多个装置。通过导电通孔集成装置允许将装置彼此叠置地堆叠在衬底上方以减小半导体结构的几何大小或外观尺寸。另外，一些实施例可在完成高温处理(例如晶片接合操作)之后制造。本发明实施例还提供一种将承载mems传感器的晶片薄化到至少低于200um或甚至低于50um或100um的厚度的方法。

图1是根据本发明的一些实施例的半导体结构100的示意横截面视图。半导体结构100经配置用于感测各种特性，例如运动、移动、磁场、压力或其组合。在一些实施例中，半导体结构100经配置用于感测线性运动、角运动及磁场的方向。在一些实施例中，半导体结构100包含彼此叠置地堆叠的一或多个衬底及用于感测各种预定特性的一或多个装置。半导体结构100包含第一衬底101、第二衬底106、第三衬底108、第一装置106a及第二装置110。应了解，半导体结构100可包含一或多个衬底及一或多个装置。

第一衬底101包含安置在衬底101上方或衬底101中的若干电路及有源元件，例如晶体管。根据一些实施例，电路可包含各种n型金属氧化物半导体(nmos)及/或p型金属氧化物半导体(pmos)装置，例如晶体管、电容器、电阻器、二极管、光二极管、熔丝等。电路可经互连以执行一或多个功能。在一些实施例中，第一衬底101包含安置在第一衬底101上方或第一衬底101中的asic组件。在一些实施例中，第一衬底101包含安置在第一衬底101上方或第一衬底101中的cmos组件。在一些实施例中，第一衬底101包含半导电材料，例如硅或其它合适的材料。

第二衬底106安置在第一衬底101上方。第二衬底106可垂直堆叠在第一衬底101上方。在一些实施例中，第二衬底106包含硅、玻璃、陶瓷或其它合适的材料。在一些实施例中，第二衬底106是mems衬底且包含mems装置或mems组件。在一些实施例中，第二衬底106具有小于约200um的厚度。在一些实施例中，第二衬底106具有小于约100um的厚度。在一些实施例中，第二衬底106具有小于约50um的厚度。

在一些实施例中，第一通孔107安置在第二衬底106内。第一通孔107延伸穿过第二衬底106且与第一衬底101上方的导电结构103的至少一部分耦合。在一些实施例中，第一通孔107包含导电材料，例如金、银、铜、镍、钨、铝、锡及/或其合金。

第三衬底108安置在第二衬底106上方。在一些实施例中，第三衬底108垂直堆叠在第二衬底106或第一衬底101上方。在一些实施例中，第三衬底108包含硅或其它合适的材料。

第二通孔109安置在第三衬底108内。在一些实施例中，第二通孔109穿过第三衬底108且与第一通孔107及导电结构103电连接。第三衬底108可通过第二通孔109及第一通孔107与第二衬底106或第一衬底101连通。在一些实施例中，第二通孔109是贯穿衬底的通孔(tsv)或穿硅通孔(tsv)。在一些实施例中，第二通孔109包含导电材料、金属材料或半导电材料。在一些实施例中，第二通孔109包含金、银、铜、镍、钨、铝、锡及/或其合金。在一些实施例中，第二通孔109是铜柱或硅柱。

第一、第二及第三衬底可经单独制造且接着通过接合集成到堆叠结构中，如在图1中。如前述提及，包含mems装置的第二衬底106薄于某个值使得集成处置操作具有挑战性。以下操作说明了在晶片层级或单切操作中将mems衬底薄化的制造方法。

参考图2a，提供晶片120。在一些实施例中，晶片120包含半导电材料，例如硅、锗、二元化合物、iii族与v族之间的元素(例如砷化镓)、ii族与vi族之间的元素、iv族与vi族之间元素以及iv族中的不同元素之间的元素(例如碳化硅)。在一些实施例中，晶片120包含半导电材料，例如三元化物。晶片120具有大于约500um的厚度。在一些实施例中，晶片120具有大于约750um的厚度。

参考图2b，多晶硅122任选地安置在晶片120的表面120a上方。多晶硅122具有从表面120a垂直延伸的厚度“t”。“t”的值是由各种因素确定且某些因素将在以下描述中进行讨论。以下几段将并行呈现两个不同实施例；图3b、4b到7b中说明的一个实施例是基于其上安置有多晶硅122的晶片120；且图3a、4a到7a中说明的另一实施例仅仅是基于裸晶片120。在一些实施例中，裸晶片120包含单晶硅。在一些实施例中，另一多晶硅123安置在晶片120的表面120b上方，如图2c中所示。表面120b与表面120a相对。多晶硅120或123可通过气相沉积形成。如本文中所使用，“气相沉积”是指通过气相在衬底上沉积材料的工艺。气相沉积工艺包含例如(但不限于)化学气相沉积(cvd)及物理气相沉积(pvd)的任何工艺。气相沉积方法的实例包含热丝cvd、rf-cvd、激光cvd(lcvd)、保形金刚石涂敷工艺、金属有机物cvd(mocvd)、溅镀、热蒸发pvd、离子化金属pvd(impvd)、电子束pvd(ebpvd)、反应性pvd、原子层沉积(ald)、等离子体增强型cvd(pecvd)、高密度等离子体cvd(hdpcvd)、低压cvd(lpcvd)等。

在图3a中，层140安置在表面120a上方且层140与晶片120直接接触。层140经配置以适用于与导电元素(例如金属元素)形成共晶键合。在实施例中，层140由iv族的元素构成，且在以下操作中ge将被用作实例。然而，也应了解其它合适的元素。层140具有从表面120a垂直延伸的厚度“t1”。类似于厚度t，“t1”的量值是由各种因素确定的，且所述因素中的一些将在下文中进行讨论。

在图3b中，层140安置在表面122a上方且层140与多晶硅122直接接触。层140具有从表面122a垂直延伸的厚度“t2”。在一些实施例中，t2小于t的约十分之一(1/10)。在一些实施例中，t2小于t的约五分之一(1/5)。类似于厚度“t1”，“t2”的量值是由各种因素确定的，且所述因素中的一些将在下文中进行讨论。

层140可通过气相沉积形成。气相沉积工艺包含例如(但不限于)cvd及pvd的任何工艺。气相沉积方法的实例包含热丝cvd、rf-cvd、lcvd、保形金刚石涂敷工艺、mocvd、溅镀、热蒸发pvd、impvd、ebpvd、反应性pvd、ald、pecvd、hdpcvd、lpcvd等。

参考图4a及4b，光致抗蚀剂安置在层140上方且图案化成层140上方的若干掩模141。层140的部分未被遮盖。引入蚀刻操作以部分去除层140。在蚀刻操作期间去除层140的未遮盖部分。蚀刻操作包含各向同性或各向异性蚀刻且可使用例如氟、氯等的蚀刻剂。在蚀刻操作之后，从层140中去除经图案化掩模141(剩余的光致抗蚀剂)。保留层140的剩余未蚀刻部分。

参考图5a，在去除经图案化掩模141之后，在表面120a上形成若干台面142。每一台面142具有沿表面120a水平测量的宽度w1。假设针对层140的蚀刻操作及经图案化掩模141的去除期间的蚀刻损失与层140的安置厚度t1相比相对较小，那么台面142的厚度与安置厚度t1基本上相等。

参考图5b，在去除经图案化掩模141之后，在表面122a上形成若干台面142。每一台面142具有沿表面120a水平测量的宽度w1。假设针对层140的蚀刻操作及经图案化掩模141的去除期间的蚀刻损失与层140的安置厚度相比相对较小，那么台面142的厚度与安置厚度t2基本上相等。

参考图6a，光致抗蚀剂经安置以遮盖台面142且图案化成若干掩模155。掩模155也遮盖表面120a的一部分。表面120a的在台面142周围的一部分未被掩模155遮盖。类似地，在图6b中，光致抗蚀剂经安置以遮盖台面142且图案化成若干掩模155。掩模155也遮盖表面122a的一部分，且表面122a的在每一台面142周围的一部分从掩模155暴露。

接着，引入蚀刻操作以去除层120或122的未遮盖部分。蚀刻操作包含各向同性或各向异性蚀刻，且可使用例如氟、氯等的蚀刻剂。在完成蚀刻操作之后，去除经图案化掩模155。

参考图7a，在去除经图案化掩模155之后，形成若干新台面145。新台面145下方的原始表面120a颠倒，但是新台面145周围的衬底120凹陷成比原始表面120a低厚度t3。在一些实施例中，厚度t3介于约1um与5um之间。在一些实施例中，厚度t3介于约1um与10um之间。类似于厚度“t”，“t3”的量值由各种因素确定，且所述因素中的一些将在下文中进行讨论。在一些实施例中，t3基本上等于t1。

参考图7b，在去除经图案化掩模155之后，形成若干新台面145a。原始表面122a在新台面145a处部分颠倒，但是新台面145a周围的多晶硅122凹陷成比原始表面122a低厚度t4。在一些实施例中，厚度t4介于约1um与5um之间。在一些实施例中，厚度t4介于约1um与10um之间。类似于厚度“t”，“t4”的量值由各种因素确定，且所述因素中的一些将在下文中进行讨论。在一些实施例中，t4基本上等于t。

在一些实施例中，新台面145及新台面145a两者皆处于如图7a及7b中所示的阶状配置中。新台面145是双层级结构。新台面145的第一层级是在台面142下方，且由经挤压衬底部分形成。第二层级是原始台面142。新台面145在第一层级处具有底部宽度w2，其比台面142的宽度w1宽。新台面145a也是双层级结构。新台面145a的第一层级是在台面142下方，且由经挤压多晶硅部分形成。新台面145a的第二层级是原始台面142。新台面145a在第一层级处具有底部宽度w3，其比台面142的宽度w1宽。

如图7a及图7b的实施例具有至少500um的厚度。在一些实施例中，厚度介于约400um与约700um之间。在一些实施例中，厚度介于约450um与约750um之间。在一些实施例中，厚度介于约500um与约700um之间。在一些实施例中，厚度介于约500um与约750um之间。在一些实施例中，厚度介于约450um与约800um之间。

参考图8，提供半导电衬底300。衬底300包含半导电材料，例如硅、锗、二元化合物、iii族与v族之间的元素(例如砷化镓)、ii族与vi族之间的元素、iv族与vi族之间的元素以及iv族中的不同元素之间的元素(例如碳化硅)。在一些实施例中，衬底300包含半导电材料，例如三元化物。在一些实施例中，衬底300是晶片且包含含有mems装置的若干裸片。衬底300的尺寸对应于晶片120的大小。例如，晶片120可为12英寸晶片且衬底300也具有约12英寸的直径。另外，衬底300还包含从衬底300的表面300a向上挤压的若干衬垫310。在一些实施例中，衬垫310包含金属或合金，例如金、银、铜、铝、锌、其它合适的导电材料及/或其组合。在一些实施例中，衬垫310包含钛。在一些实施例中，衬垫310包含铝铜合金。介于相邻衬垫310之间的是经配置以具有用于容纳装置的裸片区域315的单元。虚设区320是配置为用于单切的划线的牺牲区。

图9是图8的俯视图，其示出了配置为阵列图案且包含若干单元的衬底300的表面300a。每一单元具有至少两个虚设区320。在一些实施例中，虚设区320具有介于约1um与约200um之间的宽度。在一些实施例中，虚设区320具有介于约20um与约200um之间的宽度。在一些实施例中，虚设区320具有介于约50um与约200um之间的宽度。在一些实施例中，虚设区320具有介于约100um与约200um之间的宽度。

参考图10，图7a或7b中的晶片120翻转且与衬底300接合。每一新台面145或145a与衬底300上的对应衬垫310对准。衬垫310是导电的。如前述提及，因为台面142可与金属衬垫310共晶接合，所以晶片120通过新台面145或145a与衬底300接合。晶片120与衬底300之间的间隙由台面142的厚度t1、厚度t3及衬垫310的厚度确定。随着厚度t1及t3变大，间隙也扩大。较大间隙可帮助容置从表面300a挤压的更多结构。提供更多设计空间用于mems装置。然而，对于一些实施例，经接合晶片及衬底结构在以下研磨操作期间可经历较大扭矩；间隙应被控制在预定值内。相同因素也适用于如图7b中所示的实施例，这是因为t2、t4的量值及衬垫310的厚度决定了经接合晶片与衬底之间的间隙。

在一些实施例中，厚度t介于约1um与约10um之间。在一些实施例中，厚度t1或t2介于约0.1um与约1um之间。在一些实施例中，厚度t1或t2介于约0.3um与约1um之间。在一些实施例中，厚度t1或t2介于约0.5um与约1um之间。在一些实施例中，厚度t1或t2介于约0.3um与约0.8um之间。

在一些实施例中，厚度t3介于约1um与约10um之间。在一些实施例中，厚度t3介于约3um与约10um之间。在一些实施例中，厚度t3介于约3um与约8um之间。在一些实施例中，厚度t4介于约1um与约10um之间。在一些实施例中，厚度t4介于约3um与约10um之间。在一些实施例中，厚度t4介于约3um与约8um之间。

参考图11，从衬底300的表面300b将经接合晶片及衬底结构研磨成小于预定值。因为晶片120是载体(具有至少超过约500um的厚度)，所以经接合衬底及晶片结构在研磨操作期间具有足够的刚性，同时衬底300被薄化到低于极薄厚度。在一些实施例中，衬底300被薄化到小于约400um的厚度。在一些实施例中，衬底300被薄化到小于约150um的厚度。在一些实施例中，衬底300被薄化到小于约100um的厚度。在一些实施例中，衬底300被薄化到小于约550um的厚度。在一些实施例中，衬底300被薄化到薄于晶片120的厚度的厚度。

可引入任选操作以将晶片120从表面120b薄化。如图12中所示，将晶片120薄化到约500um以下。在一些实施例中，将晶片120薄化到约100um以下。

参考图13，去除晶片120的一部分，由此暴露裸片区域315及虚设区320。可通过蚀刻、激光划片或其它合适工艺执行去除操作。在一些实施例中，将光致抗蚀剂安置在表面120b上且图案化成若干掩模。每一掩模与对应的经接合区域基本上对准。引入蚀刻以去除未遮盖区且在衬底300上方形成若干岛状物且暴露裸片区域315及虚设区320。每一岛状物是共晶键合部位。

参考图14，将膜400附接在表面300b上。膜400可由弹性材料制成且可在受力时变形。在一些实施例中，膜400是干膜。在一些实施例中，膜400是uv固化膜。

参考图15，在虚设区320处执行划片操作。在一些实施例中，通过片锯执行划片操作。在一些实施例中，通过激光执行划片操作。

参考图16，在划片操作经过衬底300且将衬底300分离为若干个别裸片之后，膜400可进一步变形且相邻裸片之间的空间增加。可拾取经单切裸片并将其放置在载物台上进行封装。在一些实施例中，衬底300对应于图1中的第二衬底106且可进一步与其它装置集成为三维半导体装置。

半导体制造方法包含提供晶片且在晶片上方形成层，其中所述层能够与导电元素形成共晶层。部分去除所述层以形成多个台面且通过多个台面将晶片接合到衬底。将衬底薄化到小于预定值的厚度。

半导体制造方法包含提供晶片且在晶片的表面上方形成阶状配置台面。阶状配置台面包括表面上方的第一层级。阶状配置台面还包括第一层级上的第二层级且更远离表面。第一层级包括大于第二层级的宽度的宽度，且第二层级包括经配置以与导电元素形成共晶接合的元素。

半导体制造方法包含提供包括布置为阵列图案的多个单元的衬底。每一单元包括至少两个虚设区及两个虚设区之间的裸片区域。每一虚设区被配置为待划片区域。所述方法还包括将晶片共晶接合到衬底。所述方法还包括将衬底薄化到薄于晶片的厚度的厚度及部分去除晶片。

前文概述了若干实施例的特征使得所属领域的技术人员可更好地理解本揭示的方面。所属领域的技术人员应了解，他们可容易地使用本揭示作为用于设计或修改用于实行相同目的及/或实现本文介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，此类等效构造并未脱离本揭示的精神及范围，且他们可在不脱离本揭示的精神及范围的情况下在本文中做出各种改变、替代及更改。