本发明的实施例涉及cmos-mems结构。
背景技术：
在mems和微电子领域，经常需要将晶圆接合在一起以为了在真空空腔或具有受控大气的空腔中封装结构的目的。这样的结构在很长的时间中，通常来说几十年中必须是可操作的。通过密封提供晶圆之间的电连接也是所期望的。
当然，把晶圆保持/接合在一起并且提供所述空腔的真正的密封的接头将提供不会随时间而退化的足够好的密封是绝对必要的。共晶接合是用于接合的一种普遍的方法，但是共晶接合可能导致较大的偏差。此外，共晶溢流是另一个需要处理的问题。
另外一个通常通过mems器件观察到的可靠性问题是粘附或者是在小尺度下的近似表面之间的表面张力。一般地，粘附是需要克服的静摩擦从而让彼此接触的静止物体相对运动。当具有微米数量级以下的面积的两个表面近距离接触时，诸如在mems器件中提到的，两个表面可以粘在一起，从而限制mems器件的可靠性。在这个量级，mems器件的两个主要故障因素是静电粘附或电荷引起的粘附，和/或范德瓦耳斯力引起的粘附。这种粘附问题存在于之前提出的各个问题中。
因此，一个减轻上述问题的新机制在半导体制造工业的相关领域已经变成一种迫切的需要。
技术实现要素：
本发明的实施例提供了一种cmos-mems结构，包括：盖衬底，包括空腔；感测衬底，包括多个接合区域，所述感测衬底和所述多个接合区域由未掺杂的半导体材料组成；共晶金属层，位于所述多个接合区域上方；以及cmos衬底，通过所述共晶金属层连接至所述感测衬底；其中，所述盖衬底熔融接合至所述感测衬底，并且所述未掺杂的半导体材料物理地连接至所述共晶金属层。
本发明的另一实施例提供了一种用于制造cmos-mems结构的方法，包括：在盖衬底的第一表面上蚀刻空腔；将所述盖衬底的所述第一表面与感测衬底接合；减薄所述感测衬底的第二表面，所述第二表面与接合至所述盖衬底的所述感测衬底的第三表面相对；蚀刻所述感测衬底的所述第二表面；图案化所述感测衬底的所述第二表面的一部分以形成多个接合区域；在所述多个接合区域上方沉积共晶金属层；蚀刻所述感测衬底的所述空腔下方的一部分以形成可移动元件；以及通过所述共晶金属层将所述感测衬底接合至cmos衬底，其中，所述感测衬底和所述多个接合区域由未掺杂的半导体材料组成。
本发明的又一实施例提供了一种用于控制cmos-mems结构的表面粗糙度的方法，包括：在盖衬底的第一表面上蚀刻空腔；熔融接合所述盖衬底和感测衬底；减薄所述感测衬底的与接合至所述盖衬底的所述感测衬底的第三表面相对的第二表面；以及蚀刻所述感测衬底的所述第二表面以实现在
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1至图9是示出了制造cmos-mems结构的处理步骤的一系列截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
尽管提出本发明宽泛范围的数值范围和参数设定是近似值，在特定实例中的数值设定被尽可能精确地报告。任何数值，然而，固有地包含某些必然误差，该误差由各自的测试测量结果中发现的标准偏差产生。同样，正如此处使用的术语“约”一般指在给定值或范围的10％、5％、1％或0.5％内。或者，术语“约”意思是在本领域普通的技术人员可以考虑到的可接受的平均标准误差内。除了在操作/工作实例中，或者除非明确指出，否则应该理解，通过术语“大约”修改所有示例中的所有的数值范围、数量、值和百分比(诸如用于本文所公开的材料的数量、持续时间、温度、操作条件、比率大小等)。因此，除非有相反规定，本发明和所附权利要求所记载的数值参数设定是可以根据要求改变的近似值。至少，每个数值参数应该至少被解释为根据被报告的有效数字的数目，并应用普通的四舍五入技术。此处范围可以表示为从一个端点到另一个端点或在两个端点之间。此处公开的所有范围包括端点，除非另有说明。
本发明大体地涉及微机电系统(mems)器件。提出下述描述以使本领域的普通技术人员作出和使用本发明并且下述描述在专利申请及其要求的情况下提出。对优选的实施例的各种修改和在此描述的通用原则和部件对本领域的普通技术人员来说是显而易见的。因此，本发明并不限于所展示的实施例，而是应被赋予与本文所描述的原理和特征一致的最广范围。
在所描述的实施例中，mems指的是使用类半导体工艺制造的并且展现出诸如移动或变形能力的机械特性的一类结构或器件。mems通常但不总是与电信号相互作用。mems器件包括但不限制于陀螺仪、加速计、磁力仪、压力传感器、生物传感器、湿度传感器、惯性传感器和射频部件。在一些实施例中，mems器件结构可以包括多个上述mems器件。包括mems器件或mems器件结构的硅晶圆称为mems晶圆。
在所描述的实施例中，mems器件可以指的是实现为微机电系统的半导体器件。mems器件结构可以指的是与多个mems器件的组件相关联的任何部件。设计的绝缘体上硅(esoi)晶圆可以指的是具有在硅器件层或衬底之下的空腔的soi晶圆。盖晶圆或处理晶圆通常指的是在绝缘体上硅晶圆中用作较薄的硅感测衬底的载体的较厚的衬底。盖衬底或处理衬底以及盖晶圆或处理晶圆可以互换。在所描述的实施例中，空腔可以指的是衬底晶圆中的开口和凹陷并且包围件可以指的是全部封闭的空间。
本发明显示了描述制作半导体表面的粗糙表面以改善粘附的步骤的一系列工艺，该粘附可以限定为需要被克服以使接触的静止物体能够相对运动的静摩擦。一般地，当紧邻的两个表面受到外部环境的力非故意地接触时，发生粘附。对于mems器件，粘附是不期望的情况，其发生在当在特定机械冲击下，mems器件内的悬置结构接触和粘贴在一起或者所述的悬置结构接触和粘贴至“器件壁”时。附加地，损坏的或甚至不可恢复的悬置结构可导致mems器件发生故障。因此，提供粘附发生减小的mems器件是所期望的。通常地，粘附力可以通过接触面积控制。换言之，“粘附”现象可以通过减小接触面积缓解。因此，可以通过增加半导体表面的粗糙度减小粘附。例如，用于实现粗糙表面的一般方法可以包括在半导体表面的顶部上沉积粗糙的多晶硅或非晶硅。
通常地，可以通过能够对晶圆上的被测的mems器件施加持续的加速度的晶圆级离心系统测试mems器件的粘附。在晶圆上固定被测mems器件之后，被测的mems器件将经历重力，称为g力。g力值可从每个时间周期的旋转的圈数转化。被测mems器件的“滞留g力值”定义为在重力从较高的重力值减小至零之后，当被测mems器件内的悬置结构可不再与“器件壁”彼此分离时的值。例如，如果在一系列离心测试下承受诸如2700g(将执行若干测试以获得其限度)的特定重力值之后，被测mems器件不能分离被测mems器件内的悬置结构且很好的执行，被测mems器件的“滞留g力值”在2700g以下。
据此，高度期望用于精确地控制mems的粘附以获得更大滞留g力值的技术。在旧式常规方法中，通过沉积多晶硅或无定形的多晶硅以使悬置结构的表面粗糙来实现要求的半导体表面的粗糙度。在第一阶段，两个晶圆(具有多个限定的和图案化的空腔的感测衬底和盖衬底)熔融接合在一起。然后，执行研磨操作以将感测衬底的厚度从约700μm减薄至约30μm。随后，执行化学机械平坦化(cmp)操作以实现约
与常规的技术相比，本发明提供了如上所述的一种不需要额外的未掺杂薄膜沉积的成本效益好的解决方案。为了更详细地描述本发明的特征，下面公开了获得具有包括改进的粘附的部件的mems器件的装置和制造方法。
图1至图9是根据本发明的一个实施例示出制造mems器件组件或mems器件的处理步骤的一系列截面图。在图1中，感测衬底104和盖衬底100熔融接合在一起以形成esoi衬底101。请注意，在本发明的示例性实施例中，感测衬底104和盖衬底100在相对较高的处理温度下通过熔融接合接合在一起，这使得在密封mems结构的空腔之前更完全地从衬底中的介电材料去除化学物质。熔融接合使两侧晶圆上的高温退火成为可能，这减少在空腔形成操作期间化学物质的除气。与由于接合率较高的金属接合相比，通过熔融接合接合的mems结构机械强度更大。此外，熔融接合使衬底通孔(tsv)能够形成在mems结构中而不降低产量。然而，本发明的概念并不限制于此。本领域的普通技术人员将认识到许多变化、修改和替代。本发明的概念也可以适用于一些实施例中的其他类型的mems器件组件。
例如，在盖衬底100的第一表面100a上，通过各向同性刻蚀限定和图案化多个期望尺寸的空腔102，但是这不是本发明的限制。本领域的普通技术人员将认识到许多变化、修改和替代。利用多个空腔102以容纳将要制造的mems器件的邻近的可移动元件(又称为质量块或悬置结构)。可以根据mems器件的可移动元件和/或期望的性能确定每个空腔102的尺寸。在一些实施例中，每个空腔102可以具有与其它空腔不同的深度或尺寸。在一些实施例中，每个空腔102可以具有不同类型的形状。
然后，使用研磨和/或其他减薄操作减薄感测衬底104以获得如图2中所示的期望的厚度。合适的研磨和抛光设备可以用于减薄操作。本领域的普通技术人员将认识到许多变化、修改和替代。由于没有可以用作停止层的结构以终止图2中示出的实施例中的减薄操作，在一些实施例中可以利用减薄操作的精度控制。如果不精确地控制，减薄可能产出比期望的感测衬底薄或厚的产品，因此影响后续制造的mems器件的性能。在一些其它实施例中，将蚀刻停止层集成至感测衬底104中以便减薄操作的精确控制。本领域的普通技术人员将认识到许多变化、修改和替代。在一些其它实施例中，可以将感测衬底104的厚度从700μm减小至30μm。在一些其它实施例中，在研磨操作之后，感测衬底104的与熔融接合至盖衬底100的第二表面104b相对的第一表面104a的粗糙度将为约或大于
参照图3，通过诸如湿蚀刻操作、干蚀刻操作、抛光操作、或它们的组合的不同类型的蚀刻操作来进一步操作感测衬底104的第一表面104a。在一些实施例中，对于干蚀刻操作，可通过使用诸如xef2(二氟化氙)或sf6(六氟化硫)的气体实现衬底的蚀刻。在一些其它实施例中，在约1毫托和几百毫托之间的压力下，使用包括：ch2f2、c4f8、c2f6、ar、co、和cf4的蚀刻化学物质在反应离子蚀刻(rie)或高密度等离子体(hdp)反应器中完成蚀刻。在一些实施例中，可使用通过利用包括基质和氧化剂的湿蚀刻剂的湿蚀刻操作来蚀刻衬底。选择性地设计合适的湿蚀刻操作以蚀刻半导体材料以减小感测衬底的第一表面的粗糙度。附加地，基质可包括氢氧化铵(nh4oh)、四甲基氢氧化铵(tmah)、或氢氧化钾(koh)中的至少一种。氧化剂可包括过氧化氢(h2o2)或臭氧(o3)中的至少一种。可选地，在一些实施例中，可使用两种类型的蚀刻操作以在它们独特的特性中相互补充。在一些实施例中，衬底可由不同类型的半导体材料制成。优选地，使用硅衬底但不限制。如上所述，感测衬底104的第一表面104a的粗糙度可以通过不同类型的蚀刻操作进一步改善。如图3所示，虚线l1'表示感测衬底104的第一表面104a具有更小的粗糙度。通常地，在蚀刻操作之后，感测衬底104的第一表面104a的粗糙度可在约
参照图4，根据本发明的一些实施例，在感测衬底104上沉积图案化的光刻胶层(未示出)，接下来进行图案化操作以形成多个接合区域106(在本文中又称为固定结构)。在一些实施例中，感测衬底104和多个接合区域106是由未掺杂的半导体材料组成的，未掺杂的半导体材料提供了与掺杂的半导体材料的对应物相比更粗糙的表面，因为未掺杂的半导体材料可通常拥有比掺杂的半导体材料对应物的晶粒尺寸更大的晶粒尺寸。在一些其它实施例中，感测衬底104和多个接合区域106是由未掺杂的多晶硅制成的。在一些示例性实施例中，取决于管芯的应用或尺寸，接合区域的尺寸可从1μm至5000μm变化。本领域的普通技术人员将认识到许多变化、修改和替代。再次参照图4，本领域的普通技术人员可知在蚀刻操作之后，感测衬底104的凹槽底部104a'的粗糙度可不同于感测衬底104的第一表面104a。如图4所示，虚线l2表示感测衬底104的凹槽底部表面104a'具有与感测衬底104的第一表面(台顶部)104a相比不同的粗糙度。
在一些实施例中，可通过蚀刻条件精确地控制感测衬底104的凹槽底部104a'的粗糙度。附加地，第一表面104a的粗糙度小于1nm，且取决于蚀刻配方的质量，凹槽底部104a'的粗糙度从几纳米变化至许多纳米。
为了清楚的目的，在感测衬底104上沉积光刻胶层并且图案化光刻胶层以形成蚀刻掩模的光刻操作未在本操作流程中示出。在光刻期间，可以严格控制蚀刻掩模的尺寸并且蚀刻掩模可以由抵抗用于蚀刻感测衬底的蚀刻操作的任何合适的材料形成。在一些实施例中，利用氮化硅(si3n4)的蚀刻掩模。在一些其它实施例中，光刻胶层可以用作蚀刻掩模。本领域的普通技术人员将认识到许多变化、修改和替代。尽管图4中示出了一维截面，但是在感测衬底104上方形成理想的几何的二维图案对本领域的普通技术人员是显而易见的。
因此，在图5中示出了可选的步骤，可在多个接合区域106上执行化学机械平坦化(cmp)操作。如图5所述，与l1'相比具有更窄的间距的虚线l1"表示在可选的化学机械平坦化(cmp)操作之后，感测衬底104的第一表面104a具有甚至更小的粗糙度。在一些实施例中，当需要在感测衬底104的第一表面104a上制作特定的图案时决定进行cmp操作。在一些其它实施例中，为后续光刻操作决定执行cmp操作。
参考图6，然后，在多个接合区域106上方沉积共晶金属层108。共晶金属层108的厚度限定cmos衬底(如图8中所示)和感测衬底104之间的接合间隙。在一些实施例中，使用电镀、物理汽相沉积(pvd)或化学汽相沉积(cvd)操作沉积共晶金属层108。本领域的普通技术人员将认识到许多变化、修改和替代。在一些实施例中，共晶金属层108可包括锗、铝或铜。在其它实施例中，诸如金、铟的其它材料或具有良好粘合下面的层和改进的润湿性的其它焊料可以用于接合区域。
然后，图案化和蚀刻感测衬底104以形成如图7中所示的可移动元件(质量块)112。感测衬底104包括由至少一个弹簧或弹性器件平衡或不平衡地悬置的可移动元件112，并且可移动元件112可以在x方向、y方向和z方向的至少一个方向上自由移动，其具有嵌入在至少一个弹簧和弹性器件中的至少一个电极。至少一个弹簧或弹性器件附接至支撑结构，支撑结构附接至感测衬底104。在与驱动/感测电路相同的半导体层中制造可移动元件、支撑结构和至少一个电极。在一些实施例中，至少一个弹簧或弹性器件和支撑结构形成支撑件的网络。由支撑件的网络悬置的可移动元件在任何方向上自由移动。mems在任何方向上电容感测或产生可移动元件的移动。在一些实施例中，方向可以包括沿着x方向、y方向和z方向的至少一个的方向。在一些实施例中，邻近的可移动部分之间的间距在1μm至10μm的范围内且由邻近的接合区域围绕的可移动元件的宽度在100μm至10000μm的范围内。在一些实施例中，取决于晶圆的厚度，接合区域的厚度在1μm至800μm的范围内。邻近的可移动部分之间的间距的尺寸决定器件的灵敏度。因此，基于不同的器件应用确定间距的尺寸。
在一些实施例中，用于形成感测衬底104的图案化和蚀刻技术可以取决于mems器件的类型而变化。例如，用于mems加速计的图案化和蚀刻不同于用于mems陀螺仪的图案化和蚀刻。可以使用如各向异性刻蚀、rie等现有的蚀刻技术。在一些实施例中，感测衬底104的厚度可以作为沿着感测衬底104的长度的位置的函数而变化，其中，沿着正交于感测衬底104的厚度的方向限定长度。例如，感测衬底104可以具有在一端的第一厚度、在中心的第二厚度和在另一端的第三厚度。
接下来，如图8所示，在共晶接合之前，预清洗esoi衬底101和cmos衬底110并且然后对准。在本发明中，cmos衬底可以称为cmos晶圆。尽管可以使用其它半导体材料，cmos衬底110可以包括诸如硅的半导体材料。之后，如图9所示，将esoi衬底101接合至cmos衬底110。为了产生esoi衬底101和cmos衬底110之间的接合，cmos晶圆110的接合区域114与esoi衬底101的接合区域106接触。然后，接合界面受压力和受热从而在接合区域106与对应的cmos晶圆110的接合区域114处熔化导电材料。熔化导电材料导致提供esoi衬底101和cmos衬底110之间的欧姆接触的熔融接合。esoi衬底101和cmos衬底110之间的接合可以是al/ge共晶接合。请注意，这并不是对本发明的限制。在一些实施例中，共晶接合可以由其他类型的金属材料组成。
本发明提供了一种用于制造具有感测衬底和由未掺杂的半导体材料组成的多个接合区域的cmos-mems结构的方法。另外，在研磨操作之后的蚀刻操作之后，感测衬底的第一表面的粗糙度可以被控制在
在本发明中，感测衬底和多个接合区域是由相同的半导体材料制成的，且接合区域和共晶金属之间的接合界面不拥有任何多晶硅层。在该连接中，在减薄感测衬底之后，没有为生成具有约
本发明的一些实施例提供一种cmos-mems结构。cmos-mems结构包括：具有空腔的盖衬底；具有多个接合区域的感测衬底，感测衬底和多个接合区域由未掺杂的半导体材料组成；在多个接合区域上方的共晶金属层；以及通过共晶金属层连接至感测衬底的cmos衬底；其中，盖衬底熔融接合至感测衬底，并且未掺杂的半导体材料物理连接至共晶金属层。
在本发明的一些实施例中，感测衬底和多个接合区域是由未掺杂的多晶硅制成的。
在本发明的一些实施例中，共晶金属层的厚度限定cmos衬底和感测衬底之间的接合间隙。
在本发明的一些实施例中，共晶金属层108包括ge、al或铜。
在本发明的一些实施例中，感测衬底包括从感测衬底的与熔融接合至盖衬底的第二表面相对的第一表面蚀刻的可移动元件。
在本发明的一些实施例中，感测衬底的第一表面的粗糙度在
在本发明的一些实施例中，邻近的可移动元件之间的间距在1μm至10μm的范围内且由邻近的接合区域围绕的可移动元件的宽度在100μm至10000μm的范围内。
在本发明的一些实施例中，接合区域的厚度在1μm至800μm的范围内。
本发明的一些实施例提供了一种用于制造cmos-mems结构的方法。该方法包括：在盖衬底的第一表面上蚀刻空腔；将盖衬底的第一表面与感测衬底接合；减薄感测衬底的第二表面，第二表面与感测衬底的接合至盖衬底的第三表面相对；蚀刻感测衬底的第二表面；图案化感测衬底的第二表面的一部分以形成多个接合区域；在多个接合区域上沉积共晶金属层；蚀刻感测衬底的空腔下方的一部分以形成可移动元件；以及通过共晶金属层将感测衬底接合至cmos衬底，其中，感测衬底和多个接合区域由未掺杂的半导体材料组成。
在本发明的一些实施例中，蚀刻感测衬底的第二表面包括湿蚀刻操作、干蚀刻操作、抛光操作或它们的组合。
在本发明的一些实施例中，还包括在图案化感测衬底的第二表面的部分之后，在多个接合区域上执行化学机械平坦化(cmp)以形成多个接合区域。
在本发明的一些实施例中，减薄感测衬底的第二表面包括执行研磨操作。
在本发明的一些实施例中，共晶金属层108包括ge、al或铜。
在本发明的一些实施例中，在蚀刻感测衬底的第二表面之后，感测衬底的粗糙度在
在本发明的一些实施例中，蚀刻可移动元件以在x方向、y方向和z方向中的至少一个方向上移动。
在本发明的一些实施例中，邻近的可移动元件之间的间距在1μm至10μm的范围内且由邻近的接合区域围绕的可移动元件的宽度在100μm至10000μm的范围内。
本发明的一些实施例提供了一种用于控制cmos-mems结构的表面粗糙度的方法。该方法包括：在盖衬底的第一表面上蚀刻空腔；熔融接合盖衬底和感测衬底；减薄感测衬底的与接合至盖衬底的感测衬底的第三表面相对的第二表面；以及蚀刻感测衬底的第二表面以实现在
在本发明的一些实施例中，蚀刻感测衬底的第二表面包括湿蚀刻操作、干蚀刻操作、抛光操作或它们的组合。
在本发明的一些实施例中，还包括图案化感测衬底的第二表面的一部分以形成多个接合区域以及随后在多个接合区域上执行化学机械平坦化(cmp)。
在本发明的一些实施例中，减薄感测衬底的第二表面包括执行研磨操作。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。