【具体实施方式】中，所述干法蚀刻可以选用8(:13和Cl2，其中气体流量为10?2000sccm,优选为50?200sccm,所述蚀刻压力为30mTorr?0.15atm,蚀刻时间为5?1200s，但并不局限于所列举的数值范围。
[0048]当选用湿法蚀刻时，可以选用HCl和NaOH的组合，其中选用较稀的HCl和NaOH水溶液，HCl的浓度为9.5%?10.5% (质量分数)，所述NaOH水溶液的浓度为0.1-1.2mol/L，但并不局限于所述浓度，所述蚀刻方法也并不局限于该实施例。
[0049]接着，参照图2d，在所述阻挡层203表面以及所述第一开口 204和第二开口 205内沉积形成锗硅层206。
[0050]形成锗硅层206的方法，可以为低压化学气相沉积法(LPCVD)或其他合适的方法。可选地，形成锗硅层的方法为低压化学气相沉积法，通过热分解的方式形成锗硅层206。其中，工艺温度控制在450?800°C，压力控制在I?100托(Torr)。进一步地，反应气体包括SiH4 (或Si2H6)和GeH4。作为一个实例，所述锗硅层的厚度为100?1000 ±矣，但并不限于此范围，可根据实际需要进行调整。
[0051]接着，参照图2e，平坦化所述锗硅层206至所述阻挡层203表面，以形成第一虚拟塞207和第二虚拟塞208。
[0052]平坦化所述锗硅层206至所述阻挡层203表面，以形成第一虚拟塞207和第二虚拟塞208。在该步骤中可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
[0053]接着，参照图2f，在所述阻挡层203上形成电子元件层209 ;提供第二晶圆210，所述第二晶圆背面形成有凹槽；进行键合工艺，以将所述第一晶圆201正面和所述第二晶圆210的背面相结合，形成密闭空腔211。
[0054]在所述阻挡层203上形成电子元件层209,作为一个实例,所述电子元件为MEMS元件。制备所述MEMS元件的工艺过程与现有技术相一致，此处不再赘述。
[0055]提供第二晶圆210，所述第二晶圆210作为盖板晶圆可为硅片、玻璃或者陶瓷材料。第二晶圆210的背面设有凹槽，可采用化学同相刻蚀、异向刻蚀或者光刻刻蚀工艺刻蚀所述第二晶圆210,形成环状的突起结构,所述突起结构的内部构成所述用于密封MEMS元件的凹槽，所述突起结构的平面结构可以为方形、矩形、圆形等适合的形状。作为一个实例，在凹槽内形成有吸气剂激活结构，所述吸气剂的材料可选为金属Ti。所述吸气剂的沉积方法可为化学气相沉积、磁控溅射、丝网印刷或者蒸镀。
[0056]进行键合工艺，使第一晶圆201正面和第二晶圆210的背面相结合，并且使阻挡层203上的电子元件209以及第一虚拟塞207和第二虚拟塞208位于所述第二晶圆210的凹槽内，形成密闭空腔211。所述键合方法选自阳极键合、熔融键合、共晶键合或焊料键合。作为一个实例，采用共晶键合方法进行所述键合工艺，在真空环境下将第一晶圆和第二晶圆紧密结合，形成MEMS元件的密闭空腔，所述密闭空腔内为真空状态。
[0057]图3为本发明实施例一中方法依次实施的步骤的流程图，包括以下步骤:
[0058]在步骤301中，提供第一晶圆,在所述第一晶圆表面沉积形成吸气层。
[0059]在步骤302中，在所述吸气层上沉积形成阻挡层。
[0060]在步骤303中，图案化所述吸气层和阻挡层，以形成第一开口和第二开口。
[0061]在步骤304中，在所述阻挡层表面以及所述第一开口和第二开口内沉积形成锗硅层。
[0062]在步骤305中，平坦化所述锗硅层至所述阻挡层表面，以形成第一虚拟塞和第二虚拟塞。
[0063]在步骤306中，在所述阻挡层上形成电子元件层。
[0064]在步骤307中，提供第二晶圆，所述第二晶圆背面形成有凹槽；进行键合工艺，以将所述第一晶圆正面和所述第二晶圆的背面相结合，形成密闭空腔。
[0065]根据本发明实施例一的制作方法，在密闭空腔底部形成了阻挡层和吸气层组成的多层结构，首先，阻挡层可以阻挡第一晶圆中CMOS器件释放的气体(outgasing)进入空腔结构，其次，运用吸气层可以吸收CMOS层产生的气体，另外位于MEMS元件两侧的锗硅虚拟塞的设置，可阻挡相邻MEMS器件的释放气体相互影响，从而最终形成这种新的防护结构，能使空腔的真空度得到很好的维持，进而提高器件的可靠性。
[0066]实施例二
[0067]本发明实施例提供一种半导体器件，包括:第一晶圆401 ;位于所述第一晶圆401之上的第二晶圆404 ;其中，所述第二晶圆404背面形成有凹槽，所述第二晶圆404和第一晶圆401相键合；位于所述第一晶圆401和第二晶圆404之间的密闭空腔407 ；以及依次位于所述第一晶圆401表面上的吸气层402和阻挡层403 ;位于所述阻挡层403上和所述密闭空腔407内的电子元件层408。
[0068]所述第一晶圆401包括半导体衬底和器件，所述半导体衬底的材料是单晶硅，也可以是绝缘体上的硅或者应力硅等其他衬底。所述器件是由若干个金属-氧化物-半导体场效应晶体管(MOSFETs)以及电容、电阻等其他器件通过合金互联形成的集成电路，也可以是其他集成电路领域内常见的半导体器件，例如双极器件或者功率器件等。作为一个实例，所述第一晶圆内形成有CMOS器件。
[0069]可选地，所述电子元件408为MEMS元件。可选地，所述吸气层402的材料选自锆基或钛基合金中的一种或几种。作为一个实例，所述吸气层的材料包括TiN。可选地，所述阻挡层403的材料包括氧化铝。
[0070]可选地，还包括形成于所述吸气层402和阻挡层403内，并位于所述电子元件层408两侧和所述密闭空腔407内的第一虚拟塞405和第二虚拟塞406。作为一个实例，所述第一虚拟塞405和第二虚拟塞406材料可为锗硅。
[0071]实施例三
[0072]本发明实施例提供一种电子装置500，其包括:实施例二中所述的半导体器件501。
[0073]由于使用的半导体器件真空腔的真空度得到很好的维持，具有更高的良率和可靠性，该电子装置同样具有上述优点。
[0074]该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如:具有该集成电路的手机主板等。
[0075]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件的制作方法，所述方法包括: 提供第一晶圆，在所述第一晶圆正面依次形成吸气层和阻挡层； 在所述阻挡层上形成电子元件层； 提供第二晶圆，所述第二晶圆的背面形成有凹槽； 进行键合工艺，以将所述第一晶圆正面和所述第二晶圆背面相结合，形成密闭空腔。2.如权利要求1所述的方法，其特征在于，所述电子元件为MEMS元件。3.如权利要求1所述的方法，其特征在于，形成所述电子元件层之前还包括在所述吸气层和所述阻挡层中形成虚拟塞的步骤。4.如权利要求3所述的方法，其特征在于，所述虚拟塞的形成方法如下: 图案化所述吸气层和阻挡层，以形成第一开口和第二开口，所述第一开口和第二开口位于所述电子元件层两侧； 在所述阻挡层表面以及所述第一开口和第二开口内沉积形成锗硅层； 平坦化所述锗硅层至所述阻挡层表面，以形成第一虚拟塞和第二虚拟塞。5.如权利要求1所述的方法，其特征在于，所述吸气层的材料选自锆基或钛基合金中的一种或几种。6.如权利要求1所述的方法，其特征在于，所述吸气层包括TiN。7.如权利要求1所述的方法，其特征在于，所述阻挡层的材料包括氧化铝。8.如权利要求7所述的方法，其特征在于，采用原子层沉积法形成所述阻挡层。9.如权利要求1所述的方法，其特征在于，所述第一晶圆内形成有CMOS器件。10.一种半导体器件，包括: 第一晶圆；位于所述第一晶圆之上的第二晶圆； 位于所述第一晶圆和第二晶圆之间的密闭空腔； 以及依次位于所述第一晶圆表面上的吸气层和阻挡层； 位于所述阻挡层上和所述密闭空腔内的电子元件层。11.如权利要求10所述的半导体器件，其特征在于，还包括形成于所述吸气层和阻挡层内，并位于所述电子元件层两侧和所述密闭空腔内的第一虚拟塞和第二虚拟塞。12.如权利要求10所述的半导体器件，其特征在于，所述第一虚拟塞和第二虚拟塞材料包括锗硅。13.如权利要求10所述的半导体器件，其特征在于，所述吸气层的材料选自锆基或钛基合金中的一种或几种。14.如权利要求10所述的半导体器件，其特征在于，所述吸气层的材料包括TiN。15.如权利要求10所述的半导体器件，其特征在于，所述阻挡层的材料包括氧化铝。16.如权利要求10所述的半导体器件，其特征在于，所述第一晶圆内形成有CMOS器件。17.如权利要求10所述的半导体器件，其特征在于，所述电子元件为MEMS元件。18.一种电子装置，包括权利要求10-17中任一项所述的半导体器件。
【专利摘要】本发明提供一种半导体器件的制作方法，所述方法包括：提供第一晶圆，在所述第一晶圆正面依次形成吸气层和阻挡层；在所述阻挡层上形成电子元件层；提供第二晶圆，所述第二晶圆的背面形成有凹槽；进行键合工艺，以将所述第一晶圆正面和所述第二晶圆背面相结合，形成密闭空腔。根据本发明提出的制作方法，在密闭空腔中形成新的防护结构，能使空腔的真空度得到很好的维持，进而提高器件的可靠性。
【IPC分类】B81B7/02, B81C1/00
【公开号】CN105084295
【申请号】CN201410172282
【发明人】郑超, 李广宁, 沈哲敏
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年11月25日
【申请日】2014年4月25日