专利名称：具有内部自测试的电路的制作方法
技术领域：
本发明涉及一种具有内部自测试的电路，并且特别涉及一种具有改善的测试可能性的芯片卡内的集成电路。
尤其为了对集成电路进行逻辑测试，通常要采用软件测试进行功能测试，或采用硬件测试进行结构测试。
图4示出了利用常规软件测试对复合电路1进行测试的测试装置方框图。图4中，参考符号ET表示外部测试装置，该装置通过标准接口S1与要测试的复合电路1相连接。复合电路1主要由功能电路FS组成，功能电路FS一方面用来控制内在的逻辑电路LM，并且另一方面用来对逻辑电路LM进行功能测试。功能电路FS通过直接接口S2与原本要测试的逻辑电路LM相连，该接口主要表现为与逻辑电路LM的输入端和输出端相连。通常，通过这种直接接口S2的测试访问只能利用寄存器进行，因此它也被称作为“软件或寄存器接口”。为测试复合电路1，外部测试装置ET通过标准接口S1发射不同的测试数据给功能电路FS，该功能电路FS通过直接接口S2对逻辑电路LM进行功能测试。
对于只能对逻辑电路LM实施功能测试的这种常规软件测试，其缺点是具有约60％-70％的相当小的测试覆盖面。这主要在于通过这种常规的功能测试不能达到逻辑电路LM的某些内部区域。
因此，为改善测试覆盖面而研制了图5和图6中所示的硬件测试。
图5示出了另一常规测试装置的方框图，该装置可以通过所谓的硬件测试对要测试的电路进行结构测试。按照图5，要测试的复合电路1主要由逻辑电路LM组成，该逻辑电路LM通过标准接口S1与外界连接。与按照图4中通过标准接口S1进行测试的功能测试相反，图5所示的测试装置另外还具有能对逻辑电路LM进行结构测试的结构接口SS。为实现这种结构接口SS，通常需要5个其它的连接线，该连接线具有输入端和输出端、时钟端和控制端、以及用于激活或去活结构接口SS的端子。在此，结构接口SS可进入逻辑电路LM的内部区域，由此也可达到用常规功能测试很难访问的逻辑区。在按照图5进行常规测试时，通过考虑逻辑电路LM的技术特点而计算出最佳的测试图形，再由外部测试装置ET通过结构接口SS把该测试图形输送给逻辑电路LM。逻辑电路LM对该测试图形的反应通过结构接口SS送往外部测试装置ET，并且在那里进行处理。以这种方式，利用少量的最佳测试图形便可获得极高的达100％的测试覆盖面。
在这种常规测试方法中，缺点是采用了附加的结构接口SS，该接口意味着一方面在敏感的电路中存在安全问题，并且另一方面需要用附加的硬件来运行复合电路1。此外，还提高了复合电路1为进行硬件测试所需要的面积。
图6示出了另一个常规测试装置的方框图，其中为了减少按照图5确定最佳测试图形所花费的计算代价，使用了一种所谓的BIST(内部自测试)。图6所示的常规测试装置与图5所示的常规测试装置基本上是一致的，其中复合电路1却具有一个内部自测试(BIST)作为结构测试装置ST。为运行逻辑电路LM，在此又使用了一个标准接口S1，而内部结构测试装置ST通过简化的结构接口SS’与外部测试装置ET相连接。通常，图6中所用的BIST具有一个所谓的伪随机数发生器以快速地产生测试图形。在此，这种伪随机数发生器以极其简单的方式和方法产生多种测试图形，这些测试图形将通过内部接入点(扫描路径和/或测试点)被提供给原本要测试的逻辑电路LM，并且对相应的结果测试图形进行分析。在此，结果向量优选地在一个未画出的标志寄存器中进行压缩，并且将由此获得的标志与理论值进行比较。与图5所示的测试装置相反，这种由伪随机数发生器产生的测试图形却不会按逻辑电路LM进行最佳化，因此可获得约80％的典型的测试覆盖面。
除了具有较小的测试覆盖面以外，缺点是还有其它的结构接口SS’，该接口还是有安全问题，而且在复合电路1中对附加硬件(BIST)还具有极高的面积需要量，该面积需要量总计为复合电路1总面积需要量的10％。
特别对于在所谓的芯片卡中所使用的集成电路，外部端子或接口的数量却表明有大的问题。准确地说，这样的芯片卡已经具有固定给出的标准接口，该接口具有不可变更的固定数量的端子。此外，特别在使用所谓的币值卡时，提供其它的接口表明有不可接受的危险性，因为需要可靠地阻断对内在逻辑电路的非法操作。
因此，本发明所基于的任务在于创造一种具有内部自测试的电路，该电路在使用固定给出的外部接口时还能以简单的方式改善要测试的电路的测试覆盖面。
按照本发明，该任务由权利要求1给出的特征部分来解决。
特别是通过使用结构测试装置和使用间接接口来使结构测试装置与复合电路的功能电路结合起来，就可改善要测试的逻辑电路的测试覆盖面，而无须在此使用其它的外部接口。
结构测试装置优选具有一个扫描链(扫描路径)和/或一些测试点，它们直接处于要测试的逻辑电路中。由此也可测试用纯功能测试不能达到或很难达到的逻辑区域。在此，结构测试装置可使用最佳的向量或伪随机向量作为测试图形。测试覆盖率可以按这种方式变化地、甚至几乎达100％地进行调节。
结构测试装置优选地使用伪随机向量作为测试图形，且测试覆盖面约为80％，其中剩余的最多为20％的测试覆盖面通过功能测试来实现。按这种方式可特别简单和成本低地获得极高的测试覆盖面。
此外，要测试的逻辑电路优选由通过相同的结构测试装置进行控制的许多逻辑模块组成，由此进一步节省了表面积和简化了测试装置。
在从属权利要求中给出了本发明的其它优选扩展方案的特征。
下面将结合附图根据实施例详细说明本发明。
图中示出
图1为本发明第一实施例中测试装置的方框图；图2为结构测试装置与要测试的逻辑电路相连接的方框图；图3为本发明第二实施例中测试装置的方框图；图4为常规测试装置的方框图；图5为另一个常规测试装置的方框图；并且图6为另一个常规测试装置的方框图。
图1示出了具有外部测试装置ET和复合电路1的测试装置方框图，复合电路1例如表示为一块所谓的芯片卡中的集成电路。复合电路1具有功能电路FS、结构测试装置ST和逻辑电路LM。功能电路FS主要由例如用微处理机(CPU等等)执行的软件组成。在此，微处理机同样通过功能电路FS(软件)进行测试，并且因此按照图1分配给逻辑电路块LM。此外，复合电路1具有固定给出的标准接口S1，复合电路1通过该标准接口S1与未画出的外部装置相连接。在芯片卡上，该标准接口S1主要由5条预定的连接线组成，该5条连接线都具有固定给出的功能指定。由此保证了与多数外部写/读装置相兼容。由于存放在芯片卡上的数据通常涉及安全性非常重要的数据，所以必须尽可能地防止这些安全性非常重要的数据被干扰操作，由此来消除对内在逻辑电路LM的直接访问。
为此，复合电路1具有间接接口S3，该接口将功能电路FS与结构测试装置ST连接起来。例如，如果由外部测试装置ET通过功能电路FS上的标准接口S1请求对逻辑电路LM进行测试，则按照图1，该测试请求通过间接接口S3转交给结构测试装置ST，该装置对逻辑电路LM进行结构测试，并且将测试结果通过间接接口S3返回给功能电路FS。紧接着，功能电路FS将测试结果通过标准接口S1转交给外部测试装置ET。与此相反，如果复合电路1被连接到未画出的外部写/读装置上，则将通过标准接口S1传输的写/读数据从功能电路FS转接到直接接口S2上，并且由逻辑电路LM以常规方式进行处理。
特别在固定给出的外部标准接口S1和内部直接接口S2和/或间接接口S3之间，通过使用功能电路FS作为接口变换器，以及通过使用结构测试装置ST，就可得到具有内部自测试的电路1，该电路在使用外部标准接口S1时可以改善测试覆盖面。
图2示出了结构测试装置ST与原本要进行测试的逻辑电路LM相连接的方框图。图2中，FIN和FOUT是逻辑电路LM的表示为直接接口S2的输入/输出端。这种直接接口S2或FIN/FOUT优选指的是软件接口，该软件接口只通过功能电路FS的寄存器就可对要测试的逻辑电路LM进行访问。此外，逻辑电路LM主要由通过触发器FF彼此相连并与直接接口S2(FIN/FOUT)相连的逻辑区L组成。为实现结构测试，逻辑电路LM的触发器FF例如可通过扫描链SP(扫描路径)相连接。扫描链SP具有一个与结构测试装置ST相连接的扫描链输入端SPIN和扫描链输出端SPOUT。这样，结构测试装置ST可以通过扫描链SP将其测试图形写入内部逻辑区，并且从该区读出相应的测试结果，以此极大地改善了测试覆盖面。为代替该扫描链SP，也可由结构测试装置ST直接控制测试点TP，该测试点TP直接处于要测试的逻辑区L内。在此，测试图形从结构测试装置ST通过测试点输入端TPIN输送给逻辑区L，并且通过测试点输出端TPOUT读出相应的测试结果。以这种方式，同样可以为要测试的逻辑电路LM获得改善的测试覆盖面。此外，也可采用扫描链SP和测试点TP的结合来测试逻辑电路LM，以进一步改善测试覆盖面。
为测试逻辑电路LM，图1和2中所示的结构测试装置可以使用品质不同的测试图形。这些测试图形一方面是由少量的特殊求出的(最佳)测试向量组成的，而这些测试向量是在知道逻辑电路LM、结构测试装置ST和扫描链SP以及测试点TP的情况下而被特别最佳化的。这样的最佳测试向量具有的优点是，它对要测试的逻辑电路LM具有高达几乎近100％的测试覆盖面。这些最佳测试向量例如可被存放在功能电路内，并经间接接口S3被提供使用，但它也可通过外部测试装置ET的标准接口S1单个或成组地装入功能电路FS，以便紧接着将它用到逻辑电路LM上。按这种方式，要测试的逻辑电路LM在稍后的时间点上可以以特别有效的方式及方法通过使用最佳的测试向量而得到测试。
但是，结构测试装置也可选择使用所谓的伪随机向量，该向量在结构测试装置ST中由一个相当容易实现的伪随机数发生器(未画出)来产生，并且产生大量的伪随机测试向量。例如，这样的伪随机数发生器在所谓的BIST(内部自测试)中得到使用。但由于其未最佳化的结构，这样的伪随机向量只具有典型的约为80％的测试覆盖面。
图3示出了按照第二个实施例的测试装置的方框图，其中对结构测试装置ST使用具有伪随机数发生器的这种BIST。
为改善具有这种BIST(约80％)的测试覆盖面，例如可以对结构测试装置ST的电路和逻辑电路LM一起进行仿真，并且对其余约20％的缺省测试覆面进行定性的位置确定。接着可以在这种仿真结果的基础上以软件测试的形式进行功能测试，并且在功能电路FS中进行应用。参考符号FT表示如下的功能测试装置，即该装置通过直接接口S2执行其余约20％的有目的的功能测试。以这种方式，通过将结构测试装置ST与功能测试装置FT结合起来便可进一步地改善测试覆盖面。
此外，按照图3可以把结构测试装置ST的一部分转储在功能电路FS中，并且按照软件来实现。在图3中，结构测试装置ST的这类转储部分用ST*标示，其中转储的结构测试部分ST*通过间接接口S3与结构测试装置ST连接起来。这类转储的结构测试部分ST*例如为测试时延，其中用功能电路FS中的软件循环来代替按照硬件实现的计数器。此外，结构测试装置ST中的理论值-实际值比较器通过功能电路FS中的软件比较来实现。理论上，包括原本的扫描链(扫描路径)SP和测试点TP在内，所有BIST功能都可按照软件在功能电路FS的结构测试部分ST*中实现，由此可为复合电路1进一步地节省面积。
此外，按照图3，逻辑电路LM由许多逻辑模块LM1、LM2和LM3组成，其中为所有要测试的逻辑模块LM1、LM2和LM3使用了唯一的结构测试装置ST。特别在使用具有伪随机数发生器的BIST时，由此可以用特别简单的方式测试不同的逻辑模块。在此，由功能电路FS优选地选出进行测试的各个逻辑模块。按照这种方式也可以并行地测试2个或多个逻辑模块LM1、LM2和LM3。
此外，按照图3，以标准接口的形式使用一种无接触或无触点的标准接口S1*，以便将数据传输给外部装置ET，其中复合电路1另外还具有一个未画出的用于运行该无接触标准接口S1*的发射/接收设备。
上文是借助一块芯片卡内的集成电路来说明本发明的。但它并不限于此，具体地说，它可以应用到所有如下的复合电路上，即这些复合电路具有固定给出的标准接口，并需要具有改善测试覆盖面的自测试。
权利要求
1.具有内部自测试的电路，其组成有一个要测试的逻辑电路(LM)，和一个通过直接接口(S2)运行所述逻辑电路(LM)的功能电路(FS)，其中所述的功能电路(FS)具有一种标准接口(S1)以将该电路(1)与外部装置(ET)连接起来，其特征在于，一种用于对所述逻辑电路(LM)进行结构测试的结构测试装置(ST)，以及一种用于间接地运行所述逻辑电路(LM)的间接接口(S3)，其中由所述功能电路(FS)将施加在标准接口(S1)上的测试指令至少部分地传送给所述的间接接口(S3)。
2.按权利要求1所述的电路，其特征在于，所述结构测试装置(ST)在要测试的逻辑电路(LM)中具有一个扫描链(SP)和/或一些测试点(TP)。
3.按权利要求1或2所述的电路，其特征在于，所述结构测试装置(ST)使用了一种根据所述要测试的逻辑电路(LM)进行最佳化的向量形式的测试图形，且所述的向量被存放在所述的功能电路(FS)中。
4.按权利要求3所述的电路，其特征在于，所述存放在功能电路(FS)中的测试图形可通过所述的标准接口(S1)从外部测试装置(ET)装入。
5.按权利要求1或2所述的电路，其特征在于，所述结构测试装置(ST)具有一种测试图形发生器，用于按伪随机向量的形式产生测试图形。
6.按权利要求1至5之一所述的电路，其特征在于，所述功能电路(FS)具有一种功能测试装置(FT)，用于通过所述的直接接口(S2)对所述逻辑电路(LM)进行功能测试。
7.按权利要求6所述的电路，其特征在于，所述功能测试装置(FT)在所述结构测试装置(ST)和逻辑电路(LM)的仿真结果基础上进行功能测试。
8.按权利要求5至7之一所述的电路，其特征在于，所述结构测试装置的一部分(ST*)以软件的形式在所述的功能电路(FS)中实现。
9.按权利要求1至8之一所述的电路，其特征在于，所述要测试的逻辑电路具有许多逻辑模块(LM1、LM2、LM3)。
10.按权利要求9所述的电路，其特征在于，所述功能电路(FS)从所述许多逻辑模块(LM1、LM2、LM3)中选出一个或多个进行测试。
11.按权利要求1至10之一所述的电路，其特征在于，所述电路(1)表示为一块芯片卡上的集成电路。
12.按权利要求1至11之一所述的电路，其特征在于，所述标准接口表示为无接触的接口(S1*)。
全文摘要
本发明涉及具有内部自测试的电路,其中通过使用固定给出的标准接口(S1)可以为要测试的逻辑电路(LM)实现改善的测试覆盖面。为此,复合电路(1)除了直接接口(S2)以外,还具有另一个间接接口(S3),该接口将结构测试装置(ST)与功能电路(FS)连接起来。
文档编号G01R31/317GK1347503SQ00806480
公开日2002年5月1日 申请日期2000年4月5日 优先权日1999年4月20日
发明者J·诺勒斯, G·迪舍尔, W·加特纳 申请人:因芬尼昂技术股份公司