用于芯片内抖动注入的系统和方法

专利名称：用于芯片内抖动注入的系统和方法
技术领域：
本发明涉及提供清晰和可控的抖动的芯片内抖动注入，使得能够测量确定抖动(deterministic jitter)和随机抖动(random jitter)。
背景技术：
诸如IEEE 1394、USB2.0、DVI、S-ATA和PCI-E之类的高速串行I/O(HSIO)广泛地用于互连方法中。因为传统的互连不允许高数据速率，可以期待该使用迅速地增加。当前使用的自动测试设备(ATE)具有非常有限的能力来测试有差别的、低电压摆动和高速的互连。昂贵的ATE扩展卡是可用的，除了增加的测试仪成本之外，它们还可以实质上加重了负载板(loadboard)开发的努力。诸如串行ATA(SATA)和PCI-Express之类的高速接口的迫近的普遍使用增加了对于用于大量设备制造的低成本、高集成度测试解决方案的需求。
在可选的测试方法中，广泛地使用发射器(Tx)至接收器(Rx)的环回(loop-back)方法，也称作HSIO BIST。将Tx设置处于测试模式，其中Tx发射测试数据，并且Rx接收相同的数据，将其与发射数据比较用于错误检测。
环回测试的公知问题在于Rx的时钟-数据恢复(CDR)部分的容限。CDR能够在存在特定量的抖动和衰减时，重新得到正确的数据，在应用中这需要处理互连中的信号退化。抖动是当预定义的事件本来应该发生时和当其实际发生时之间的时差。时差用单位时间(UI)表示，一个UI是理想时钟信号的比特周期的值。可以将该时差处理成相位调制；存在对数据信号的理想位置进行调制的一个(或更多)信号。然而，Tx发送规则的信号，因此在环回模式中，由于其抖动容限，将不测试CDR。同样，采用正常环回时不测试Tx中的抖动产生。没有抖动的插入，系统将舒适地操作于“安全”区，并且仅有相对较大的异常将引起检测到有缺陷的器件。抖动由于其用于引起接收到的数据中的误码(bit errors)的潜质而是重要的。抖动包括称为确定抖动(DJ)和随机抖动(RJ)的两个分量。例如，确定抖动由带宽限制和分量相互作用引起。随机抖动由热和噪声效果引起，并且实际上是统计的。随机抖动是不受约束的，并且典型地将高斯概率密度分布用于描述RJ的特征。典型地，要求误码率(BER)在10-12的量级，必需14.1σ的范围以捕获足够的事件用于总抖动预算(jitter budget)。
涉及高速I/O的另外的问题在于验证误码率(BER)所需的较长测量时间。针对许多协议，指定的BER为10-12，这是采用标称理想样本矩中的7σ的值(其中σ是标准偏差)从随机抖动概率得到的值。具有该随机事件发生的合理概率要求发送和接收大量的数据(几倍于1012)，导致几小时或几天的测试时间。
为了减少BER测试时间，可以使用浴盆(bathtub)曲线测试。现在参考图1，浴盆曲线给出了抖动与BER的关系。在存在特定量的抖动时，可以将相应的BER期待为正确作用的器件。测量曲线上的几个点并且外推该结果给出了10-12BER时的启示性(eye-opening)的估计。
芯片外抖动注入典型地在负载板上或自动化测试设备(ATE)中进行。这些外部解决方案要求将高速信号发送到负载板，并且因为它们要求专门的ATE卡，增加了成本。要求外部方法具有环回DfT，包括在芯片内存在的信号产生和错误检查。此外，将发射器Tx和接收器Rx在IC管脚处分离对于USB 2.0和其他双向接口不是有效的。
本发明的系统和方法提供了用于嵌入清晰和可控的抖动注入的方式。
相反，用于嵌入的抖动插入的公知解决方案不提供增加清晰和可控的抖动的可能性。可控抖动允许在浴盆曲线上的多个点的测量，导致更好的故障覆盖率。需要精确度，以减小错误地拒绝正确作用的器件的风险，并且增加检测错误器件的能力。
必须保证通过产品测试的产品满足特定的预设规范。这并不意味着需要测试全部的这些规范，假设如果制造工艺在其限制之内，保证产品器件是符合规范的。然而，制造工艺本身增加了硬缺陷、软缺陷、和参数异常，其中，硬缺陷和软缺陷是起源于例如点缺陷或局部掺杂变化的局部异常。如果假设对工艺本身进行监测，并且工艺本身在规范之内，所需的全部在于对制造测试来监测软缺陷和硬缺陷。
大部分硬缺陷和一部分软缺陷可以用直接的环回测试来检测。其余缺陷的检测是本发明的抖动插入系统和方法的目的。
由于以下三个原因导致的增加效果，硬缺陷和软缺陷潜在地减小了系统的抖动预算随机抖动、确定抖动和偏移。这些分别引起在浴盆曲线100上具有不同的效果，参见图1A和图1B。
●增加的随机抖动(RJ)陡峭部分101(在浴盆曲线的较低的BER区)由随机抖动占优势，并且应该遵循高斯分布函数；随机抖动的较小展开(σ)给出了陡曲线。因此，在假定陡峭的那部分曲线中的较小斜率表示较高水平的随机抖动。
●增加的确定抖动(DJ)如果存在DJ，其加宽了浴盆曲线的顶部边缘102直到确定量的UI，将曲线向中心“移动”，参见图1B。
●偏移除了定时偏移之外，诸如占空比失真、静电电压偏移也影响采样的时刻，并且转化为静态时间偏移。在浴盆曲线上，这是朝向曲线的中心的移动，使得给定的BER时张开度较小，与DJ增加的水平类似。一些偏移相对于浴盆的两侧是不对称的。
根据其中将偏移包括在DJ水平中的浴盆曲线对DJ水平和RJ水平进行估计。可以使用公知的曲线拟合技术来进行所述估计。

发明内容
现在参考图2，本发明通过注入受控量的抖动203，并且在存在注入的抖动时对BER 208进行计数，测量了浴盆曲线的点。该方法要求BER计数器208和抖动注入电路。在优选实施例中，将BET计数器208添加到使用比特序列发生器和BER计数器208的环回测试电路中，所述环回电路已经广泛地用于高速I/O(HSIO)测试。使用优选实施例的抖动注入方法，通过注入受控量的抖动并且对BER进行技术，可以执行浴盆曲线上的点的快速测量。
抖动注入的三种基本方法公知如下
(1)向锁相环(PLL)添加抖动(2)向数据流添加可变延迟；以及(3)每第n个比特添加固定延迟。
除了抖动注入之外，还存在允许CDR定时裕度特征的公知解决方案。
与第一抖动注入方法(向PLL添加抖动)相关联的问题涉及在许多HSIO物理层(PHY)使用的时钟策略。用于串行数据的时钟与用于高速数字逻辑的时钟相同，并且低速数字经常从HSIO时钟中得到。此外，Rx时钟也经常从相同源的PLL中得到。在全部这些情况下，向PLL添加抖动也向电路的其余部分添加了不必要的抖动，并且潜在地由生产测试产生了对正确作用器件的错误拒绝。
向数据流添加可变延迟的第二抖动插入方法没有经受以上问题，因此具有较宽的应用。插入的延迟的变化幅度与插入抖动的量相对应。
每第n个比特添加固定延迟的第三选择涉及测试处理Tx和Rx时钟频率偏移的能力，通常指定为一个(或几个)100ppm。可以将此用作附加测试，但是不会代替用于浴盆曲线测试的抖动注入。
在优选实施例中，使用可变延迟来注入抖动，并且其中应用抖动的位置处于高速部分，因此防止由高速时钟的衍生版本进行时钟控制的数字逻辑免于产生不是由于缺陷、而是由于测试方法导致的误码。在优选实施例中，在将高速数字信号与Tx驱动器相连的发射器中的节点用于插入抖动。在替代实施例中，在发射器和接收器取样器之间的高速部分中的任意其他节点也可以用于插入抖动。


图1A示出了典型的浴盆曲线；图1B示出了RJ和DJ如何影响浴盆曲线，其中一条曲线(虚线)与另一条曲线(实线)相比包含更多的DJ和更少的RJ；图2示出了利用BER测试DfT和Tx缓冲器之前的抖动注入的高速I/O(HSIO)PHY；图3示出了利用BER测试、Tx和Rx之间的DfT、注入抖动的高速I/O(HSIO)PHY；
图4示出了可用于抖动注入的可变延迟的体系结构；图5示出了可变延迟线的选择-延迟-比特产生部分，示出了用于产生针对一个相位的“选定延迟”比特的“与”门；图6A示出了基本串行HSIO收发器PHY；以及图6B示出了对图6A的基本收发器的修改以执行环回测试。
具体实施例方式
在以下描述中作为解释而不是限制，阐述了明确的细节，例如具体的结构、接口、技术等，以便提供本发明的彻底理解。然而，对于本领域普通技术人员显而易见的是，可以将本发明实践于不符合这些明确细节的其他实施例中。
本发明提出了一种系统和方法，用于将抖动插入到测试电路中，例如根据由多相位延迟锁定环(DLL)或锁相环(PLL)产生的清晰相位得到的电路。还将该DLL或PLL用于广泛使用类型的时钟和数据恢复、过采样技术(over-sampling technique)，这允许该电路的再次使用。本发明的另一方面是控制插入抖动的幅度的能力，这允许测量浴盆曲线上的多个点。本发明的系统和方法允许与随机抖动分离地确定抖动的水平，反过来允许计算其他误码率时的总抖动。
针对本发明的系统和方法的抖动注入，假设存在设计用于可检测性技术(DfT)的回路测试设计201，包括(伪随机)比特序列(PRBS)发生器和具有错误计数器的误码检查器。
针对如图2所示的第一优选实施例中的抖动注入，将可变延迟203添加在串行器输出202和发射缓冲器输入204之间。在第二优选实施例中(参见图3)，将抖动203插入到环回信号205中，这具有如下的优势在用于抖动插入的Tx中不需要附加的复用器，使用用于直接环回测试已经所需的复用器。为了验证插入的抖动，在Rx管脚观察该信号。
在本发明的另一方面中，将环回选择复用器扩充到三输入复用器，以允许如果需要选择直接环回。这允许比较使用和不使用可变延迟203的测量，但是如果将抖动幅度编程为最小幅度则并非严格需要，添加固定的延迟(下面另外讨论)。
可变延迟203使用由DLL 206或PLL 207产生的多个相位(参见图4)。在接下来的部分中，仅讨论针对多相位时钟产生的DLL 206，但是本领域普通技术人员应该认识到，也可以容易地使用PLL。
还将多相位时钟产生类型的DLL用于使用过采样的时钟-数据-恢复电路。DLL 206将延迟调节到一个Rx时钟周期，并且产生许多相位，例如每个比特时间段3个。
将DLL相位的一个选择用于当前比特时间段。使用“与”门阻塞串行器202的比特序列输出，直到选定的相位从“0”变化为“1”。如图5所示，“选定延迟”块401针对每一个DLL 206相位，产生选择相位的比特。使用“与”门404将选择比特用于阻塞或放行该相位。将所得到的阻塞的/放行的相位在“或”门405中进行组合，使得如果选择多个相位，从“0”变成“1”的第一个相位支配所得到的(可变)延迟；将该特性用于幅度选择。
如图5所示，对幅度选择移位寄存器501进行编程控制了抖动幅度。该寄存器中的最低比特确定了可以选择的最大延迟。如果选择比编程的幅度更高的延迟，两个选择比特将都为高，并且两个相位都在“或”门405中进行组合，因此最小延迟支配所得到的延迟。
在该实施例中，通过在移位寄存器502中对步行式的“1”向后和向前移位，来实现相位选择。通过取数据比特的函数，伪随机地进行向上/向下选择。在如图5所示的优选实施例中，使用2个数据比特的“异或”函数503。串行寄存器505内容用于向上/向下选择的使用产生了抖动中的数据依赖性。在所示实施例中的实现采用(伪)随机数据内容(广泛地用于高速I/O测试模式)工作。在该实施例中，当产生“向上”信号时，“1”保留在比特位置“n”中，避免较大的相位跳变。类似地，当发出“向下”信号时，比特位置“1”中的“1”将保留在那个位置。因为选定的最高和最低相位的概率较高，这影响了抖动概率分布。在本发明的另一个方面，串行寄存器504是循环的以提供更均匀分布的抖动，然而具有较大的相位跳变。尽管如此，利用不同于选定的最大抖动幅度，将存在具有较高概率的抖动水平。
在替代实施例中，将向上/向下计数器用于从“1”至“n”进行计数，并且相反地计数，使得该替代实施例与发射信号的数据内容无关地用于抖动插入。
向上/向下移位的目的在于避免针对给定比特序列总是具有相同的抖动，并且允许产生具有由选定幅度划分的高速时钟的频率的抖动。
在另一个方面，省略向上/向下移位寄存器，并且根据数据直接地产生“n”选择比特。该方法的一个可能的缺点在于抖动可以存在为周期-周期之间(cycle-cycle)的抖动，这可能对系统的压力太大。这取决于使用的系统。
在其中使用两个相位输入(“n”＝2)的另外替代实施例中，省略了向上/向下移位寄存器，以及多相位DLL，使用高速时钟及其逆时钟(inverse)来产生两个相位。
使用多相位DLL(或PLL)具有这样的优势可以插入多于一个幅度的抖动，并且可以与标称延迟线相比，非常精确地控制抖动量，并且允许通过选择用于对数据进行延迟的相位来对抖动幅度进行编程。
具有多相位输出的DLL(或PLL)具有这样的优势最大延迟恰好是一个UI，并且允许精确地细分为许多相位。还将该DLL(和PLL)用于产生用于过采样CDR电路的相位，这允许这些电路的再次使用。
本发明提出了一种用于芯片内抖动注入的系统和方法，所述抖动是可控的，因此对于测试HSIO器件的成本和功能有效性有贡献。与公知的抖动注入解决方案相比，通过可变延迟，将芯片内抖动注入到常用环回测试结构中，并具有以下优势执行浴盆曲线类型的测试，可以将所述测试用于确定常用环回测试结构中的HSIO的BER。
另外，当将固定量的抖动插入到常用环回测试结构中时，本发明的系统和方法允许执行单点(one-point)BER测试。针对单点BER测试，添加的抖动量在Rx管脚处的特定抖动的量级(约40％至60％UI)，能够对过高水平的DJ和/或RJ测试。在这种情况下，对于大多数情况，添加50％UI的抖动将环回系统带到敏感区，导致在合理的时间内可测量的预期BER。然而，不可以将单点测试用于将抖动分解成确定性的和随机的抖动分量。需要该分解以能够将拟合曲线向下外推到较低的BER，用于估计例如特定BER处的启示。可以由超过预期的DJ对太高的RJ水平进行补偿，或者反之亦然。单点测试将不会给出关于这些抖动分量的信息，因此其潜在地拒绝了正确作用的器件，或不会检测到不正确地作用的器件。
当插入许多抖动水平时，可以测量浴盆的更多点，并且根据这些结果可以更加精确地估计RJ和DJ，这导致更好的覆盖范围和较低的错误地拒绝正确作用的器件的风险。
针对成功的浴盆曲线测量，需要精确地知道注入的抖动量。由于注入的抖动和所得到的BER之间的对数关系，注入的抖动幅度中的任意错误导致BER中较大的偏移。
需要限定注入抖动的幅度、频率、概率分布和幅度步长分辨率。
在大多数现代HSIO协议中，将导致至少10-12的BER或更好的抖动量指定为可见图(eye-diagram)中的禁用区，表示成单位间隔(UI)的％。作为示例，在对250个连续比特测量的PCI-Express中指定的Rx管脚处的0-交叉点处是60％UI的抖动容限(2002年4月17日批准为标准，PCI-Express意欲作为现存PCI总线的改良升级)。针对串行ATA，串行链路包括具有最小四条导线的单独电缆，用于产生设备(SATA或S-ATA)之间的点到点连接，这对于250比特是62％，对于5个比特是45.5％。对于数字视觉接口，由数字显示工作组(DDWG)创建以将模拟信号转换为数字信号，以适应模拟和数字监视器两者的数字接口标准(DVI)，这是50％(10-9像素误码率)；对于USB 2.0，这是40％(在Rx管脚处推荐，但是在连接器管脚处指定为35％)。
高达一个UI的可控幅度允许测量浴盆曲线上的相关点。优选地，抖动幅度中步长的分辨率允许测量由RJ支配的那部分曲线中的至少两个点(较低BER)。另一方面，希望测量尽可能高的BER，以实质上减小测试时间(BER越低，实现相同精确度所需比特越多)。约10％至约20％UI的分辨率(不准确)允许这样。
插入的抖动的概率分布影响测量的BER。概率密度由抖动调制信号来确定。例如，正弦波调制产生与方波分布相比不同的概率分布。如果抖动调制对于全部测试过的器件是相同的，测量过的BER中的差别(由于抖动调制类型)可以通过调节测试限制来解决。
现在参考图6A，示出了基本串行HSIO收发器PHY，使得数据速率能够大于1Gbps。图6B示出了图6A的基本收发器的修改以执行环回测试●使用TX 611驱动RX 612，使得可以在不同的水平(芯片内和芯片外两者)关闭回路；●允许简单地自动化测试设备(ATE)；以及●无需外部的高速DUI接口或工具。
正如已经指出的那样，除其他缺点之外，图6B的测试结构不会很好地测试时间相关缺陷。另外，给出图6B的结构，可以抵消参数缺陷。
可以将本发明的系统和方法都用于改善生产测试精确性，并且对于使用包括串行-ATA、PCI-Express、USB 2.0、火线和DVI的高速I/O的全部产品降低生产测试成本。现在参考图6C，将测试结构示出为包括用于模式生成、BET计数、和发射信号与接收信号的比较的测试控制逻辑。将这些部件提供在芯片内。如图2和图3所示，外加本发明，增强的环回测试结构导致具有对软缺陷和参数缺陷的较高的覆盖范围。
尽管已经示出和描述了本发明的优选实施例，但本领域普通技术人员应当理解，在不脱离本发明实质范围的情况下，可以对这些实施例进行各种变化和修改，并且可以用等价物取代其中的元件。另外，可以做出许多修改以适应具体的情况，例如请求和响应框架及其元素的格式变化，并且本发明的教义可以适合于在不脱离其中心范围的情况下等价的多种方式。因此，不希望将本发明限制成作为执行本发明而构思的最佳方式而公开的具体实施例，而是本发明包括落在所附权利要求范围内的全部实施例。
权利要求
1.一种可变延迟设备(203)，用于对数据比特的输入序列产生预定延迟，包括多相位时钟产生部件(206)(402)，用于输出多个n＞1的相位；选择器，包括，i.延迟块(401)，输出n个选择比特，所述选择比特包括用于选择或阻塞所述多个n＞1的相位的每一个的比特；以及ii.“与”门(404)，根据n个选择比特的对应比特，阻塞或者放行多个相位的每一个；可编程幅度选择器(501)，用于输出最大的预先选定的延迟；以及“或”门(405)，将预先选定的延迟(501)与选择器的每一个阻塞或放行的相位相组合，并且输出所得到的延迟作为产生的预定延迟。
2.根据权利要求1所述的设备，其中，从数据比特的输入序列，直接产生n个相位选择比特。
3.根据权利要求1所述的设备，其中，n＝2；多相位时钟(206、402)产生部件包括高速时钟(402)；以及两个相位包括高速时钟(402)和高速时钟的逆时钟。
4.根据权利要求1所述的设备，其中，多相位时钟产生部件包括高速时钟(402)；以及从DLL(206)和PLL组成的组中选定的器件，所述器件与所述时钟相连，以将延迟调节到一个时钟周期，并且产生多个时钟相位。
5.根据权利要求1所述的设备，其中，延迟块(401)还包括n个比特的移位寄存器(502)，其中，将“1”比特在移位寄存器中随机地向后和向前移位达到通过取数据比特的输入序列的子集的函数而确定的量，如果低阶比特是“1”则低阶的移位寄存器比特确定选择，否则就阻塞。
6.根据权利要求5所述的设备，其中，所述函数是数据比特的输入序列的2个预定比特(a、b)的“异或”(503)。
7.根据权利要求5所述的设备，其中，经由循环寄存器提供输入序列的子集。
8.根据权利要求5所述的设备，其中，所述函数从1向上计数到n，以及从n往回计数到1。
9.一种用于对数据比特的输入序列产生预定延迟的方法，包括步骤a.产生多个n＞1的相位(402)(206)；b.产生n个相位选择比特(401)；c.基于所产生的n个相位选择比特(404)，放行或阻塞所述多个n＞1的产生相位的每一个；d.提供最大预先选定的延迟(501)；以及e.将预先选定的延迟与放行或阻塞的相位的每一个相组合，并且输出所得到的延迟作为所产生的预定延迟(405)。
10.根据权利要求9所述的方法，其中，步骤b包括直接从数据比特的输入序列产生n个相位选择比特。
11.根据权利要求9所述的方法，其中，n＝2；以及步骤a产生两个时钟相位作为高速时钟(402)和高速时钟的逆时钟。
12.根据权利要求9所述的方法，其中，还包括步骤提供高速时钟(402)；以及使用从DLL(206)和PLL组成的组中选定的器件，所述器件与所述提供的时钟(402)相连，以执行以下步骤i.将延迟调节到一个时钟周期；以及ii.产生多个时钟相位。
13.根据权利要求9所述的方法，还包括步骤b1.提供n个比特的移位寄存器(502)，其中，将“1”比特在移位寄存器中随机地向后和和向前移位达到通过取数据比特的输入序列的子集的函数而确定的量，如果低阶比特是“1”则低阶的移位寄存器比特确定选择，否则就阻塞。
14.根据权利要求13所述的方法，其中，所述函数是数据比特的输入序列的2个预定比特(a、b)的“异或”(503)。
15.根据权利要求13所述的方法，其中，步骤b.1还包括b.1.1经由循环寄存器提供输入序列的子集。
16.根据权利要求13所述的方法，其中，所述函数从1向上计数到n，以及从n往回计数到1。
17.一种系统(200)，用于在高速IO(HSIO)测试电路(600)中进行芯片内抖动注入(203)，包括HSIO测试电路(600)，包括可操作地与串行器(202)(601)相连的测试信号发生器(201)(612)，用于产生并行输入测试信号，作为去往串行器(202)(601)的输入，所述串行器(202)(601)可操作地与收发器(611)的发射缓冲器相连，以将并行的输入测试信号串行化为串行测试信号，并且将串行测试信号输入到发射缓冲器，环回电路(205)(615)设置在发射器(611)和接收器(615)之间，用于在其间传输串行测试信号，串并行转换器(209)(608)用于从通过接收器(615)接收到的串行测试信号提供并行的输出信号，以及BER计数器(208)(614)用于对并行输出信号中的错误进行计数；可变延迟(203)，设置在串行器输出(202)和发射缓冲器输入(210)之间，以将预定量的抖动注入到测试信号中，所述可变延迟(203)根据权利要求1进行配置。
18.一种系统(300)，用于在高速IO(HSIO)测试电路(600)中进行芯片内抖动注入(203)，包括HSIO测试电路(600)，包括可操作地与串行器(202)(601)相连的测试信号发生器(201)(612)，用于产生并行输入测试信号，作为去往串行器(202)(601)的输入，所述串行器(202)(601)可操作地与收发器(611)的发射缓冲器相连，以将并行的输入测试信号串行化为串行测试信号，并且将串行测试信号输入到发射缓冲器，环回电路(205)(615)设置在发射器(611)和接收器(615)之间，用于在其间传输串行测试信号，串并行转换器(209)(608)用于从通过接收器(615)接收到的串行测试信号提供并行的输出测试信号，以及BER计数器(208)(614)用于对并行输出信号中的错误进行计数；可变延迟(203)，插入到环回电路(205)(615)中，以便将预定量的抖动注入到测试信号中，所述可变延迟(203)根据权利要求1进行配置。
19.根据权利要求18所述的系统，其中，所述环回电路包括三输入复用器，以便允许选择直接环回。
全文摘要
诸如DVI、S－ATA或PCI－Express之类的高速I/O接口(600)要求昂贵的测试设备。作为一种替代方案，广泛地使用环回测试，但是其缺少时间相关缺陷的覆盖范围。提出了一种使用具有可控幅度(501)和高精确性的可变延迟(203)用于芯片内抖动注入的系统和方法，改善了环回测试的覆盖范围。
文档编号G01R31/319GK101057154SQ200580038643
公开日2007年10月17日 申请日期2005年11月14日 优先权日2004年11月15日
发明者罗杰·弗兰克斯·舒德尔特 申请人:皇家飞利浦电子股份有限公司