专利名称：一种半导体器件的栅介质层陷阱密度和位置的测试方法
技术领域：
本发明涉及半导体器件的可靠性测试方法，特别涉及一种利用泄漏通路提供的栅泄漏电流(gate current through percolation paths)来测试半导体器件栅介质层中陷阱密度和陷阱位置的方法。
背景技术：
半导体器件是制造电子产品的重要元件。半导体器件的更新换代推进了半导体技术的发展和半导体工业的进步，特别是对中央处理器CPU和存储器的性能提升。从上世纪末开始，芯片制造工艺发展十分迅速，先后从微米级别，一直发展到今天小于32nm的技术。在光刻技术提升有限，且先进光刻技术无法达到批量生产目的的背景下，不断减小最小图形实现能力意味着成本的不断提高和成品率的下降。目前，以32nm平面管工艺为例，该技术接近了工艺的极限，会引入各种严重的短沟道效应，同时致使器件的关态电流增大、跨导减小等。在一个新工艺投入使用时，这种工艺所制造的半导体器件的栅介质可靠性测试是十分重要的课题。半导体器件栅介质层中的电子、空穴陷阱，即某些悬挂键或者说是缺陷，会导致器件的阈值电压漂移，开态电流减小，产生严重的负/正偏压温度不稳定性 (NBTI/PBTI)，同时增大栅漏电流，降低了器件的使用可靠性和使用寿命，因此针对介质层中的陷阱的研究测试可以为器件制造提供优化方案，同时针对陷阱的可靠性测试也是表征器件工作寿命的重要方式之一。针对传统平面管器件的较为准确的陷阱测试方法主要是电荷泵测试，这种测试无法用于面积超小的半导体器件；而新型的器件，例如32nm体硅工艺器件，只有不足0. 002平方微米的有效沟道面积。换句话说，在先进的工艺条件下，每个半导体器件所有的陷阱个数少了，如果采用针对传统平面管器件的电荷泵测试，测试只能在相对大一些的器件上进行， 无法代表超小器件内陷阱的真实状况，且对超小器件直接进行电荷泵测试的话，测试结果将有很大的误差，所以经典的电荷泵测试无法应用在目前的新型器件上，尤其是22nm以下的工艺技术。目前，针对超小器件的栅介质陷阱数量/密度/位置的测试，业已成为集成电路制造中关注的焦点问题。
发明内容
本发明的目的是弥补现有技术的空白，提供一种利用泄漏通路产生的栅泄漏电流 (gate current through percolation paths)来测试超小面积半导体器件栅介质层中陷阱密度和二维的陷阱位置的方法。本发明的技术方案如下—种半导体器件的栅介质层陷阱密度和位置的测试方法，所述测试方法利用泄漏通路产生的栅泄漏电流来测试小面积(有效沟道面积小于0.5平方微米)半导体器件栅介质层中陷阱密度和二维的陷阱位置，其特征在于，A.首先，对半导体测试器件进行结构改造如图1和图2所示，改造区域包含沟道区，栅介质层，源漏区域，和栅区；将栅区沿四个不同的方向做四端引出，引出端为Al，A2， Bi，B2，这四个端口的末端都连接栅区，所以它们是有互联关系的；端口 Al，A2沿着沟道方向，端口 B1，B2沿着沟宽方向；B.然后，执行如下步骤1)提取栅介质层中沿沟道方向靠近端口 Al —侧的陷阱密度和分布-把两路测试电压信号分别接A1，A2端口，让B1，B2端口悬空；半导体器件的源漏悬空，不接任何电信号；电流表的一端接半导体器件的衬底，另一端接地，用以测量衬底电流；-将A2端口接地，令Al端口电压为Vl，从Vl开始缓慢改变Al端口的电压，至V2， 此时Al端为应力端；电压增加步长为Vstepl ；当所测试半导体器件为η型晶体管时，VI， V2, Vstepl均取正值；当所测试半导体器件为P型晶体管时，VI，V2，Vstep均取负值；-在改变Al端口电压的时候，监测衬底电流HdI；2)提取栅介质层中沿沟道方向靠近端口 Α2 —侧的陷阱密度和分布-把两路测试电压信号分别接Α1，Α2端口，让Β1，Β2端口悬空；半导体器件的源漏悬空，不接任何电信号；电流表的一端接半导体器件的衬底，另一端接地，用以测量衬底电流；-将Al端口接地，令Α2端口电压为V3，从V3开始缓慢改变Α2端口的电压，至V4， 此时Α2端为应力端；电压增加步长为Vst印2 ；当所测试半导体器件为η型晶体管时，V3， V4, Vst印2均取负值；当所测试半导体器件为ρ型晶体管时，V3，V4，Vst印2均取正值；-在改变Α2端口电压的时候，监测衬底电流Λ2；3)提取栅介质层中沿沟宽方向靠近端口 Bl —侧的陷阱密度和分布-将两路测试电压信号分别接Β1，Β2端口，让Α1，Α2端口悬空；半导体器件的源漏悬空，不接任何电信号；电流表的一端接半导体器件的衬底，另一端接地，用以测量衬底电流；-将Β2端口接地，令Bl端口电压为V5，从V5开始缓慢改变Bl端口的电压，至V6， 此时Bl端为应力端；电压增加步长为Vst印3 ；当所测试半导体器件为η型晶体管时，V5， V6, Vst印3均取正值；当所测试半导体器件为ρ型晶体管时，V5，V6，Vst印3均取负值；-在改变Bl端口电压的时候，监测衬底电流Λ3；4)提取栅介质层中沿沟宽方向靠近端口 Β2 —侧的陷阱密度和分布-将两路测试电压信号分别接Β1，Α2端口，让Β1，Β2端口悬空；半导体器件的源漏悬空，不接任何电信号；电流表的一端接半导体器件的衬底，另一端接地，用以测量衬底电流；-将Bl端口接地，令Β2端口电压为V7，从V7开始缓慢改变Β2端口的电压，至V8， 此时Β2端为应力端；电压增加步长为Vst印4 ；当所测试半导体器件为η型晶体管时，V7， V8, Vst印4均取负值；当所测试半导体器件为ρ型晶体管时，V7，V8，Vst印4均取正值；-在改变Β2端口电压的时候，监测衬底电流Λ4；5)将Λ2拼接在rtl尾部，得到rtL，将Λ4拼接在Λ3尾部，得到rtW，所得的IbL 和HdW中包含了缺陷的信息；禾Ij用这两个电流HDL和HDW的导数的峰值，计算出半导体器件栅介质中的陷阱密度和二维的陷阱位置分布信息。
所述步骤1)中，Vl的取值范围是0伏特 士0.2伏特；V2的取值范围是0伏特 士5伏特；Vstepl的取值范围是0伏特 士0. 1伏特。所述步骤幻中，V3的取值范围是0伏特 士0.2伏特；V4的取值范围是0伏特 士5伏特；Vst印2的取值范围是0伏特 士0. 1伏特。所述步骤幻中，V5的取值范围是0伏特 士0.2伏特；V6的取值范围是0伏特 士5伏特；Vst印3的取值范围是0伏特 士0. 1伏特。所述步骤4)中，V7的取值范围是0伏特 士0. 2伏特；V8的取值范围是0伏特 士5伏特；Vst印4的取值范围是0伏特 士0. 1伏特。所述步骤幻中，计算半导体器件栅介质中的陷阱密度和二维的陷阱位置分布信息的方法如下-利用IbL的导数峰值个数统计出HdL中如图6(a)或6(b)中的台阶个数N(导数峰值个数等于台阶个数)，每个台阶高度分别设为II，12，13. . . IN，则沿沟道方向陷阱密度的计算公式为NL(x) = IbLXN/(11+12+· ··+IN)，上式中χ = VXL/(V2+V4)，其中V为如图6所示应力端电压，L为半导体器件的沟长，X代表沿沟道方向位置；-同理可得，计算沿沟宽方向陷阱密度公式为NW(y) = IbWXM/(Il，+12，+. . . +IM，)，上式中y = VXW/(V6+V8)，其中V为如图6所示应力端电压，W为半导体器件的沟宽，y代表沿沟宽方向位置，M为HDW中台阶个数；-结合NL(X)和NW(y)，做出如图7所示二维图，在栅介质层俯视图中记录了半导体栅介质层中二维的陷阱位置分布和密度信息；所述不同台阶代表不同的泄漏通路，台阶的高度代表电流差。本发明所提供的半导体器件栅介质层陷阱的测试方法能够非常简便而且有效的测试出小器件(有效沟道面积小于0.5平方微米)栅介质的质量情况，尤其适用于超小面积器件(有效沟道面积小于0. 05平方微米)。这种测试方法可以得出栅介质在不同材料、 不同工艺情况下的陷阱分布情况。本方法要求设备简单，测试结构简单，测试成本低廉；且测试快速，在短时间内即可得到器件栅介质陷阱分布，适于大批量自动测试；操作与经典的可靠性测试(电荷泵)兼容，简单易操作，非常适用于超小半导体器件制造过程中的工艺监控和成品质量检测。
图1为本发明实施例所测试的半导体器件沿沟道方向的剖面图。图2为栅区和它的四个引出端俯视图。图3为测试步骤1) 测试步骤4)中电流流动方向示意图。图3(a)为控制引出端A1，A2，将B1，B2悬空时栅中电流流动方向示意图，适用于测试步骤1)和2)。图3 (b)为控制引出端Bi，B2，将Al，A2悬空时栅中电流流动方向示意图，适用于测试步骤3)和4)。图4为栅介质中的陷阱和泄漏通路示意图。图5为当改变Al，A2，Bi, B2 口电压时栅介质中电场示意图和泄漏通路形成过程示意图。图6为检测的衬底电流rtl，Ib2, Ib3, Ib4示意图和电流导数示意图。图7为综合沟道方向和沟宽方向陷阱信息求解二维的栅介质陷阱密度和陷阱位置示意图。本发明图例中标号说明1-栅区；2-源端；3-漏端；4-栅介质层；5-沟道区；6_衬底；7_栅泄漏电流；8_栅内沟道方向电场；9-栅内沟宽方向电场；10-未被载流子占据的陷阱；11-被载流子占据的陷阱；12-栅区与栅介质层界面；13-栅介质层与沟道区界面；14-高低电场区边界；15-高电场区；16-低电场区；17-第一条通过泄漏通路的栅泄漏电流；18-第二条通过泄漏通路的栅泄漏电流；19-台阶状的栅泄漏电流；20-第一个台阶高度；21-近似于台阶状的栅泄漏电流；22-栅泄漏电流导数的峰值Pl ；23-栅泄漏电流导数的峰值P2 ；24-沟宽方向陷阱密度；25-沟道方向陷阱密度；26-陷阱密度较大区域Sl ；27-陷阱密度加大区域S2 ；28-栅介质层俯视图。
具体实施例方式下面结合附图，详细描述本发明的测试方法首先注意本测试方法需在一般的半导体器件上进行改造，栅区分别沿四个不同的方向做引出端A1，A2，B1，B2。由于这四个端口的连接线的末端都是栅区，所以它们是有互联关系的。端口 Al，A2是沿着沟道方向的，而端口 Bi，B2沿着沟宽方向。如图1和图2所示。图1给出沿沟道方向的剖面图，图2为栅区和它的四个引出端俯视图。测试步骤如下1)本测试步骤目的在于提取栅介质层中沿沟道方向靠近端口 Al 一侧的陷阱密度和分布。两路测试电压信号分别接A1，A2端口，B1，B2端口悬空。这样可以控制Al，A2，形成如图1中所示的栅中电流，栅中的载流子在电场作用下会激发出电子空穴对，一部分载流子在电场的作用下将渗入栅介质层，形成栅泄漏电流。栅泄漏电流随后会在电场作用下进入沟道区，最后从衬底流出。电流表一端接半导体器件的衬底，另一端接地，达到测量衬底电流，也就是栅泄漏电流的目的。(衬底电流等于栅泄漏电流)。半导体器件的源漏悬空， 不接任何电信号，是为了保证上述经过沟道区的电流不被源漏吸走。如图1所示，将栅引出端Al接地，此时Al端为应力端，令Al端口电压为Vl，从Vl 开始缓慢增加或减少Al端口的电压，至V2。当所测试半导体器件为η型晶体管时，V1，V2， Vstepl取值范围统一取正号；当所测试半导体器件为P型晶体管时，VI，V2，Vstep取值范围统一取负号。此时栅区电场方向如图3(a)中栅内沟道方向电场8所示。此时由于衬底接地，栅介质层中也会有比较强的电场，在这种电场作用下，未被载流子占据的陷阱10会俘获载流子形成如图4中被载流子占据的陷阱11，当这些被载流子占据的陷阱在栅介质层中连接成一条泄漏通路时，就会产生如图4所示的栅泄漏电流7。栅泄漏电流的流动路径是从栅区经过栅与栅介质层的界面12，进入栅介质层，然后经过栅介质层与沟道区的界面13，流入沟道区，最后在电场作用下流入衬底。用Vstepl做步长，缓慢改变Al端口电压， 测试栅介质层中电场强度变化如图5所示，图5(a)是Al端口电压较小时的示意图。Al和 A2端口与衬底作用产生如图5(a)中所示的高电场区15和低电场区16，由高低电场区边界14分割。在高电场区中，陷阱俘获载流子形成被载流子占据的陷阱；而低电场区中的陷阱全部为未被载流子复活的陷阱。图5(b)是改变Al电压后产生了第一条栅泄漏电流。图 5(c)是继续改变Al端口电压，形成第二条栅泄漏电流。如继续改变Al端口电压，可预测会有第三条，第四条，更多栅泄漏电流产生。应力端电压同时也代表了强电场在沟道与栅介质层界面的位置，如图5所示。同时监测衬底电流Ibl (也就是总共的栅泄漏电流)。如果被测器件面积小于0. 5 平方微米，则会出现如图6(a)所示的电流形状。每一个rtl的台阶都代表产生了一个新的泄漏通路。当改变Al端口电压时，栅泄漏电流上第一个台阶如图6(a)中第一个台阶高度 20所示。如考虑实际测试中的外界干扰、器件不稳定性这类因素，Ibl的形状会近似地变化为图6(b)。对Ibl做微分，得到如图6(c)的图形，其中每个峰代表了在峰位置处有一条明显的栅泄漏电流。2)本测试步骤目的在于提取栅介质层中沿沟道方向靠近端口 A2 —侧的陷阱密度和分布。两路测试电压信号分别接Al，A2端口，Bl，B2端口悬空。将Al端口接地，令A2端口电压为V3，从V3开始缓慢增加或减少A2端口的电压， 至V4。电压增加步长为Vst印2。当所测试半导体器件为η型晶体管时，V3，V4，Vst印2取值范围统一取负号；当所测试半导体器件为P型晶体管时，V3, V4，Vst印2取值范围统一取正号。此步骤相当于左右颠倒高电场区域。在改变Α2端口电压的时候，检测衬底电流Λ2。详细过程和原理同步骤1).3)本测试步骤目的在于提取栅介质层中沿沟宽方向靠近端口 Bl —侧的陷阱密度和分布。两路测试电压信号分别接Bi，Β2端口，Al，Α2端口悬空。此时Bl端口为应力端， 通过控制Bl和Β2得出沿沟宽方向的陷阱信息。将Β2端口接地，令Bl端口电压为V5，从 V5开始缓慢增加或减少Bl端口的电压，至V6。电压增加步长为Vst印3。当所测试半导体器件为η型晶体管时，V5，V6，Vst印3取值范围统一取正号；当所测试半导体器件为P型晶体管时，V5，V6，Vstep3取值范围统一取负号。此步骤中栅区电场方向如图3 (b)中栅内沟道方向电场9所示。在改变Bl端口电压的时候，检测衬底电流Λ3。4)本测试步骤目的在于提取栅介质层中沿沟宽方向靠近端口 B2 —侧的陷阱密度和分布。两路测试电压信号分别接Bi，A2端口，Bl，B2端口悬空。将Bl端口接地，令B2端口电压为V7，从V7开始缓慢增加或减少B2端口的电压，至V8。电压增加步长为Vst印4。 当所测试半导体器件为η型晶体管时，V7，V8，Vstep4取值范围统一取负号；当所测试半导体器件为P型晶体管时，V7, V8，Vst印4取值范围统一取正号。在改变B2端口电压的时候，检测衬底电流Λ4。5)通过控制每个步骤中的应力端电压，使rtl，Λ2，Ib3和Λ4分别得到了沟道方向或沟宽方向一半的陷阱信息。将Λ2拼接在Ibl尾部，得到rtL，将Ib4拼接在Ib3尾部， 得到rtW。所得的IbL和rtW中包含了所有陷阱的信息。接下来利用HdL的导数峰值个数统计出HdL中如图6(a)或6 (b)中的台阶个数 (导数峰值个数等于台阶个数)，这里设为N。N个台阶中，每个台阶高度分别设为II，12， 13. . . IN，可以计算出平均台阶高度为(11+12+. . . +IN)/N,利用步骤1)和步骤2)得到的 rtL，可以得出沿沟道方向陷阱密度的计算公式如下
NL(x) = IbLXN/(11+12+· . . +IN)上式中χ = VXL/(V2+V4)，其中V为如图6所示应力端电压，L为半导体器件的沟长。χ代表沿沟道方向位置。同理，可以计算出沿沟宽方向陷阱密度公式NW(y) = IbWXM/(Il，+12，+. . . +IM，)上式中y = VXW/(V6+V8)，其中V为如图6所示应力端电压，W为半导体器件的沟宽。y代表沿沟宽方向位置。其中M为HDW中台阶个数。结合NL (χ)和NW (y)，可做如图7所示二维图，在栅介质层俯视图观中记录了半导体栅介质层中二维的陷阱位置分布和密度信息，如沟宽方向陷阱密度M和沟道方向陷阱密度25定位了陷阱密度较大区域SU6和陷阱密度加大区域S227。本发明所提供的半导体器件栅介质层陷阱的测试方法能够非常简便而且有效的测试出小器件栅介质的质量情况，尤其适用于超小器件。本发明可得出栅介质各种不同材料、不同工艺下的陷阱分布情况。同时要求设备简单，测试结构简单，测试成本低廉，测试快速，在短时间内即可得到器件栅介质陷阱分布，适于大批量自动测试；操作与经典的可靠性测试(电荷泵)兼容，简单易操作，非常适用于超小半导体器件制造过程中的工艺监控和成品质量检测。
权利要求
1.一种半导体器件的栅介质层陷阱密度和位置的测试方法，所述测试方法利用泄漏通路产生的栅泄漏电流来测试小面积半导体器件栅介质层中陷阱密度和二维的陷阱位置，其特征在于，A.首先，对半导体测试器件进行结构改造将栅区沿四个不同的方向做四端引出，引出端为Al，A2，Bi, B2，这四个端口的末端都连接栅区；端口 Al，A2沿着沟道方向，端口 Bi， B2沿着沟宽方向；B.然后，执行如下步骤1)提取栅介质层中沿沟道方向靠近端口Al —侧的陷阱密度和分布-把两路测试电压信号分别接Al，A2端口，让Bi，B2端口悬空；半导体器件的源漏悬空；电流表的一端接半导体器件的衬底，另一端接地，用以测量衬底电流；-将A2端口接地，令Al端口电压为Vl，从Vl开始缓慢改变Al端口的电压，至V2，此时Al端为应力端；电压增加步长为Vstepl ；当所测试半导体器件为η型晶体管时，VI，V2, Vstepl均取正值；当所测试半导体器件为P型晶体管时，VI，V2，Vstep均取负值； -在改变Al端口电压的时候，监测衬底电流rtl ；2)提取栅介质层中沿沟道方向靠近端口Α2 —侧的陷阱密度和分布-把两路测试电压信号分别接Al，Α2端口，让Bi，Β2端口悬空；半导体器件的源漏悬空；电流表的一端接半导体器件的衬底，另一端接地，用以测量衬底电流；-将Al端口接地，令Α2端口电压为V3，从V3开始缓慢改变Α2端口的电压，至V4，此时Α2端为应力端；电压增加步长为Vst印2 ；当所测试半导体器件为η型晶体管时，V3，V4, Vst印2均取负值；当所测试半导体器件为ρ型晶体管时，V3，V4，Vst印2均取正值； -在改变Α2端口电压的时候，监测衬底电流Λ2 ；3)提取栅介质层中沿沟宽方向靠近端口Bl —侧的陷阱密度和分布-将两路测试电压信号分别接Bi，Β2端口，让Al，Α2端口悬空；半导体器件的源漏悬空；电流表的一端接半导体器件的衬底，另一端接地，用以测量衬底电流；-将Β2端口接地，令Bl端口电压为V5，从V5开始缓慢改变Bl端口的电压，至V6，此时Bl端为应力端；电压增加步长为Vstep3 ；当所测试半导体器件为η型晶体管时，V5，V6， Vst印3均取正值；当所测试半导体器件为ρ型晶体管时，V5，V6，Vst印3均取负值； -在改变Bl端口电压的时候，监测衬底电流Λ3 ；4)提取栅介质层中沿沟宽方向靠近端口Β2 —侧的陷阱密度和分布-将两路测试电压信号分别接Bi，Α2端口，让Bi，Β2端口悬空；半导体器件的源漏悬空；电流表的一端接半导体器件的衬底，另一端接地，用以测量衬底电流；-将Bl端口接地，令Β2端口电压为V7，从V7开始缓慢改变Β2端口的电压，至V8，此时Β2端为应力端；电压增加步长为Vst印4 ；当所测试半导体器件为η型晶体管时，V7，V8, Vstep4均取负值；当所测试半导体器件为ρ型晶体管时，V7，V8，Vst印4均取正值； -在改变B2端口电压的时候，监测衬底电流Λ4 ；5)将Λ2拼接在rtl尾部，得到rtL，将Λ4拼接在Λ3尾部，得到rtW，所得的rtL和 Ibff中包含了缺陷的信息；利用这两个电流rtL* rtW的导数的峰值，计算出半导体器件栅介质中的陷阱密度和二维的陷阱位置分布信息。
2.如权利要求1所述的测试方法，其特征在于，所述步骤1)中，Vl的取值范围是0伏特 士0. 2伏特；V2的取值范围是0伏特 士5伏特；Vstepl的取值范围是0伏特 士0. 1 伏特。
3.如权利要求1所述的测试方法，其特征在于，所述步骤2)中，V3的取值范围是0伏特 士0.2伏特；V4的取值范围是0伏特 士5伏特；Vst印2的取值范围是0伏特 士0. 1 伏特。
4.如权利要求1所述的测试方法，其特征在于，所述步骤3)中，V5的取值范围是0伏特 士0.2伏特；V6的取值范围是0伏特 士5伏特；Vst印3的取值范围是0伏特 士0. 1 伏特。
5.如权利要求1所述的测试方法，其特征在于，所述步骤4)中，V7的取值范围是0伏特 士0.2伏特；V8的取值范围是0伏特 士5伏特；Vst印4的取值范围是0伏特 士0. 1 伏特。
6.如权利要求1所述的测试方法，其特征在于，所述步骤5)中，计算半导体器件栅介质中的陷阱密度和二维的陷阱位置分布信息的方法如下-利用IbL的导数峰值个数统计出IbL中的台阶个数N，每个台阶高度分别设为11，12， 13. . . IN，则沿沟道方向陷阱密度的计算公式为NL(x) = IbLXN/(11+12+· ··+IN)，上式中χ = VXL/(V2+V4)，其中V为应力端电压，L为半导体器件的沟长，χ代表沿沟道方向位置；-同理可得，计算沿沟宽方向陷阱密度公式为NW(y) = IbffXM/dl' +12，+. . . +IM，)，上式中y = VXW/(V6+V8)，其中V为应力端电压，W为半导体器件的沟宽，y代表沿沟宽方向位置，M为HdW中台阶个数；-结合NL(X)和NW(y)，做出二维图，在栅介质层俯视图08)中记录了半导体栅介质层中二维的陷阱位置分布和密度信息；所述不同台阶代表不同的泄漏通路，台阶的高度代表电流差。
全文摘要
本发明公布了一种半导体器件的栅介质层陷阱密度和位置的测试方法。所述测试方法利用泄漏通路产生的栅泄漏电流来测试小面积(有效沟道面积小于0.5平方微米)半导体器件栅介质层中陷阱密度和二维的陷阱位置。本发明尤其适用于超小面积器件(有效沟道面积小于0.05平方微米)的测试。本方法可以得出栅介质在不同材料、不同工艺情况下的陷阱分布情况；本方法要求设备简单，测试结构简单，测试成本低廉；且测试快速，在短时间内即可得到器件栅介质陷阱分布，适于大批量自动测试非常适用于超小半导体器件制造过程中的工艺监控和成品质量检测。
文档编号G01R31/26GK102353882SQ201110153759
公开日2012年2月15日 申请日期2011年6月9日 优先权日2011年6月9日
发明者刘长泽, 樊捷闻, 王润声, 王阳元, 邹积彬, 黄如 申请人:北京大学